具有柱和凸块结构的半导体封装体制造技术

技术编号:13883822 阅读:46 留言:0更新日期:2016-10-23 18:03
一个或多个实施例涉及半导体封装体,这些半导体封装体包括柱和凸块结构。这些半导体封装体包括裸片,该裸片在该半导体裸片的周边处具有凹陷。该半导体封装体包括包封层,该包封层位于该半导体裸片之上,从而填充该凹陷并且包围这些柱的多个侧表面。该封装体可以形成在具有多个裸片的晶圆上并且可以被分割成多个封装体。

【技术实现步骤摘要】

本披露的多个实施例涉及半导体裸片封装体以及用于组装半导体裸片封装体的工艺。
技术介绍
芯片级封装体(CSP)具有非常接近半导体裸片的实际面积的占地面积并且在倒装芯片构型中通常涉及到通过多个导电凸块将封装体安装到衬底或其他器件上。晶圆级封装(WLP)涉及在切割晶圆之前使用后端晶圆加工来加工在晶圆上的裸片以便封装的工艺。晶圆级芯片级封装(WLCSP)通常涉及到凸块工艺,该凸块工艺包括将多个导电凸块或导电球添加到晶圆上的每个半导体裸片上。典型地,首先在半导体裸片的上表面上形成多个凸块。然后,将晶圆分割以使裸片彼此分隔开。然后,可以将裸片面朝下地放置到另一个衬底上,从而使得这些导电凸块与衬底的多个焊区对齐。可以在裸片与衬底之间设置底部填充材料来包围这些凸块,由此提供进一步的结构支撑。在晶圆级加工中,分割工艺可能造成裸片缺陷。例如,使用锯片的分割可能会压碎裸片的多个部分或者在裸片中的一个或多个层中造成豁口。即使被压碎的部分和有豁口的层不在裸片的有源区域中,其也可能会引起结构弱点,这些结构弱点引起裂纹延伸穿过裸片,由此引起可靠性问题。
技术实现思路
一个或多个实施例涉及半导体结构,这些半导体结构包括柱和凸块结构。这些半导体结构包括包封层,该包封层包围这些柱的多个
侧表面。该结构可以是被分割成多个裸片或封装体的晶圆。在一个实施例中,提供了具有多个半导体裸片的晶圆。在半导体裸片的上表面之上形成了多个导电柱和多个重分布层(RDL)。在一个实施例中,导电柱位于重分布层的多个导电焊盘之上。包封层(如模制化合物)形成在裸片的上表面之上并且包围导电柱和重分布层。在一些实施例中,该包封层延伸到形成在晶圆的上表面中的多个凹陷中。这些凹陷位于裸片之间的锯切或划片轨道中。这些导电柱的上表面是外露的并且在这些导电柱的外露的上部分上形成了多个导电凸块。可以将晶圆分割以形成多个单独的封装体。在另一个实施例中,这些导电柱位于半导体裸片的多个接触焊盘上。包封层被形成在裸片的上表面之上并且包围这些导电柱。重分布层形成在包封层之上并且重分布用于封装体的输入/输出(i/o)焊盘。这些导电柱的上表面是外露的,并且在这些导电柱的外露的上部分上形成了多个导电凸块。附图说明在这些附图中,相同的参考号标识相似的元件。附图中元件的大小和相对位置不一定成比例地绘制。图1是根据本披露的一个实施例的具有导电凸块的封装体的一部分的示意性横截面视图。图2A至图2G是用于图1的裸片的凸块工艺的不同阶段的局部示意性横截面视图。图3是根据本披露的另一个实施例的封装体的一部分的示意性横截面视图。图4A至图4F是用于图3的裸片的凸块工艺的不同阶段的局部示意性横截面视图。具体实施方式在以下描述中,列举了某些具体细节以便提供对本披露的各种方
面的透彻理解。然而,在本披露中所描述的本专利技术可以在没有这些具体细节的情况下实施。在一些实例中,没有详细描述公知结构和形成与半导体裸片相关联的结构的方法以避免使对本披露的这些实施例和方面的描述变得模糊。根据本专利技术的一个实施例,图1是封装体10的示意性侧视图,该封装体包括半导体裸片和至少一个凸块12。该半导体裸片包括半导体衬底11(如硅)并且包括一个或多个电部件,该一个或多个电部件包括现有技术中众所周知的无源部件和有源部件,如集成电路。该半导体衬底可能已经被打薄到具有在约200微米至400微米范围内的厚度。裸片的上表面包括一个或多个接触焊盘14,该一个或多个接触焊盘电耦接至集成电路。在那方面,这些接触焊盘14为该集成电路外部通向裸片12提供了电连通。这些接触焊盘14可以是任何合适的导电材料,并且在一个实施例中包括铝。在裸片14的上表面之上是第一电介质层16,又被称为第一钝化层。第一电介质层16可以是为裸片14的这些电部件提供保护的任何电介质材料。在一些实施例中是氮化硅的第一电介质层16包括在这些接触焊盘14之上的多个开口,由此使每个接触焊盘14的至少一部分外露。在第一电介质层16之上的是重分布层(RDL)18,该重分布层用于重分布这些接触焊盘14,如在现有技术中众所周知的。这些接触焊盘14的重分布不仅使接触焊盘重分布,而且还可以增大被重分布的接触焊盘的大小并且在相邻的重分布的接触焊盘或i/o焊盘之间提供合适的间距。RDL 18包括第二电介质层20,又被称为第二钝化层或再钝化层。第二电介质层18可以比第一电介质层16更厚。第二电介质层20包括在这些接触焊盘14之上的多个开口。在所展示的实施例中,第二电介质层20完全覆盖包括在这些接触焊盘14之上的第一电介质层16。第二电介质层20可以是任何电介质层,并且在一些实施例中是
聚酰亚胺或聚对苯撑苯并双恶唑(PBO)。RDL 18进一步包括一个或多个导电层22,该一个或多个导电层重分布接触焊盘14。导电层22可以包括延伸到第一和第二电介质层16和20的开口中的一种或多种导电材料,从而与相应的接触焊盘14接触。导电层22进一步包括迹线,该迹线沿第二电介质层20的上表面以及重分布焊盘或i/o焊盘延伸。在那方面,导电层22在这些接触焊盘14与这些i/o焊盘之间提供了电路径。该一个或多个导电层22可以包括任何导电材料,并且在一个实施例中为铜。在这些i/o焊盘之上是多个导电柱30。这些导电柱30通过RDL18的导电层22与这些接触焊盘14电连通。导电柱30可以是任何导电材料,并且在一个实施例中为铜。导电柱30可以以任何形状(包括圆形、椭圆形、方形、六边形、八边形等)从这些i/o焊盘的表面向上延伸。导电柱30具有的高度足以将导电柱30与导电层22间隔开,从而使得导电层22可以被电介质材料覆盖,如以下将讨论的。在一些实施例中,导电柱在20-100微米之间并且在一个实施例中在30-80微米之间。在裸片的半导体衬底11的上表面处是凹陷34。凹陷34位于半导体裸片的周边处并且延伸到半导体衬底11中。凹陷34可以包围裸片的整个周边或者可以沿该裸片的一个或多个侧表面延伸。在所展示的实施例中,凹陷34形成了两个垂直表面,但是凹陷34可以是任何形状,包括致使凹陷中的半导体衬底11在拐角处倾斜或修圆的一种形状。在所展示的实施例中,凹陷34具有的深度小于半导体衬底11的厚度的约20%。凹陷34可以具有任何深度使得半导体衬底11在凹陷34下方的剩余部分具有合适的长度,从而经受住包括组装在内的下游加工。在一个实施例中,凹陷34具有小于半导体衬底11的厚度的50%的任何深度。包封层40位于凹陷34中、在裸片的上表面之上、并且沿柱30的多个侧表面。凹陷34填充有包封层40。柱30具有上表面,该上
表面与包封层40的上表面共面。在那方面,包封层40的厚度的至少一部分基本上类似于柱30的厚度。包封材料40可以是模制化合物,如聚合物树脂。包封层40可以为半导体裸片的电特征提供改善的保护。例如,包封层40可以提供改善的粘合特性,由此为封装体10提供改善的保护。由于包封层40位于凹陷34中,在后续加工过程中(如划切),包封层40为半导体裸片的侧表面和周边提供改善的保护。此外,包封层40保护裸片的各个部分不受外部环境源的损坏,如腐蚀、物理损坏、潮湿损坏或对电子器件的其他损坏原因。例如,在一些情况下,本文档来自技高网
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【技术保护点】
一种半导体结构,包括:上表面;第一接触焊盘,所述第一接触焊盘位于所述上表面上;重分布层,所述重分布层包括迹线和重分布的接触焊盘,所述重分布的接触焊盘与所述第一接触焊盘电连通;导电柱,所述导电柱位于所述第一接触焊盘上或所述重分布的接触焊盘上;包封层,所述包封层位于所述上表面之上并且围绕着所述导电柱;以及在所述导电柱上的导电凸块,所述导电凸块位于所述包封层上方。

【技术特征摘要】
2015.03.31 US 14/674,8911.一种半导体结构,包括:上表面;第一接触焊盘,所述第一接触焊盘位于所述上表面上;重分布层,所述重分布层包括迹线和重分布的接触焊盘,所述重分布的接触焊盘与所述第一接触焊盘电连通;导电柱,所述导电柱位于所述第一接触焊盘上或所述重分布的接触焊盘上;包封层,所述包封层位于所述上表面之上并且围绕着所述导电柱;以及在所述导电柱上的导电凸块,所述导电凸块位于所述包封层上方。2.如权利要求1所述的半导体结构,其中,所述导电柱位于所述第一接触焊盘上。3.如权利要求1所述的半导体结构,其中,所述重分布层位于所述导电柱之上。4.如权利要求1所述的半导体结构,其中,所述导电柱位于所述重分布的接触焊盘上。5.如权利要求1所述的半导体结构,其中,所述包封层位于所述重分布层的至少一部分之上。6.如权利要求1所述的半导体结构,其中,所述导电柱具有第一表面并且所述包封层具有第二表面,其中,所述第一表面与所述第二表面齐平。7.如权利要求1所述的半导体结构,其中,所述包封层是模制化合物。8.如权利要求7所述的半导体结构,其中,所述模制化合物是树脂。9.如权利要求1所述的半导体结构,进一步包括半导体裸片,其
\t中,所述上表面是所述裸片的上表面,其中,所述半导体裸片具有周边并且在所述裸片的所述周边处包括...

【专利技术属性】
技术研发人员:J·泰伊塞伊瑞靳永钢刘云
申请(专利权)人:意法半导体有限公司
类型:发明
国别省市:新加坡;SG

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