一种控制器制造技术

技术编号:13878434 阅读:21 留言:0更新日期:2016-10-22 18:31
本发明专利技术提供了一种控制器,所述控制器包括:坏块管理单元,用于获取坏块列表,将所述坏块列表存储至随机存储器RAM;坏块映射单元,利用坏块映射方法确定当前块Block的操作地址不在所述坏块列表中时,则确定所述当前块Block是好块;检错纠错单元,用于在所述控制器进行读写操作时,对读写数据进行检错纠错;其中,所述RAM输出ram_dout与及RAM地址ram_addr位于同一个时钟周期;如此,所述RAM输出ram_dout与及RAM地址ram_addr位于同一个时钟周期,所以可以在一个时钟周期内确定出坏块,进而提高了读写操作的速度;且所述检错纠错单元可以在数据长度为512字节中纠正出1位错,检测出2位错,提高了检错纠错效率,进一步确保了NAND FLASH芯片的可靠性。

一种控制器

【技术实现步骤摘要】

本专利技术属于数据存储
,尤其涉及一种控制器
技术介绍
Flash Memory属于一种非挥发性存储器,在国内也通常被叫作闪存(闪速存储器)。作为一种优良的单管存储器,它的优点在于体积小、功耗低、速度快、成本低。近年来,Flash Memory已成为集成电路(IC,Integrated Circuit)技术发展的主要驱动器,主要包含有NOR、NAND、DiNOR、AND等多种技术架构,其中以NAND FLASH和NOR FLASH这两种架构在市场的使用率最高。虽然NAND FLASH技术逐渐成熟,但在NAND FLASH芯片的使用上还是有着一些复杂性,比如:没有采用独立的数据线和地址线,所有的指令、地址和数据信息共同复用一个I/O口,以及在使用中有可能出现位反转(bit-flipping)、需要坏块(bad blocks)管理等问题。这些问题导致NAND FLASH芯片整体的读写速度和数据可靠性降低。基于此,目前亟需一种NAND FLASH控制器,以能对坏块进行管理,对数据进行纠错检错,以使NAND FLASH芯片在运行过程中能够快速确定坏块并提高纠错检错率,进而保证NAND FLASH芯片的读写速度和数据可靠性。
技术实现思路
针对现有技术存在的问题,本专利技术实施例提供了一种控制器,用于解决现有技术中的NAND FLASH控制器的纠错检错率低,且不能快速定位坏块导致NAND FLASH芯片的整体可靠性及读写速度降低的技术问题。本专利技术提供一种控制器,所述控制器包括:坏块管理单元,用于获取坏块列表,将所述坏块列表存储至随机存储器(RAM,Random Access Memory);坏块映射单元,利用坏块映射方法确定当前块Block的操作地址不在所述坏块列表中时,则确定所述当前块Block是好块;检错纠错单元ECC,用于在所述控制器进行读写操作时,对读写数据进行检错纠错;其中,所述RAM输出ram_dout与及RAM地址ram_addr位于同一个时钟周期。上述方案中,所述坏块映射单元还用于:利用坏块映射方法确定当前块Block的操作地址处于所述坏块列表,则确定所述当前块Block是坏块,跳过所述当前块Block进行写/擦操作。上述方案中,所述坏块映射方法包括:RAM顺序比较法及单周期组合逻辑法。上述方案中,所述RAM顺序比较法包括:将所请求的块地址req_addr与所述坏块列表中的坏块地址逐一比较;其中,所述坏块地址按照从小到大的顺序存放至所述RAM中。上述方案中,所述单周期组合逻辑法包括:将所述坏块列表标记为阵列A储存至一组寄存器中;根据所述请求的块地址req_addr,按照地址逐渐增大的方式扩展出20个块地址,标记为阵列B;将所述请求的块地址req_addr与所述阵列A中的坏块地址[k]对齐;从所述阵列A中坏块地址[k]开始,根据块地址逐渐增大的方式,将所述阵列A中的坏块地址与所述阵列B中的块地址逐一比较,获取结果变量cmp;在所述结果变量cmp中,当确定出所述cmp中首个零值时,根据所述零值在所述阵列B中查找对应的块。上述方案中,当arrayA[k]≤req_addr<arrayA[k+1]时,所述请求的块地址req_addr与所述阵列A中的坏块地址[k]对齐;其中,arrayA为所述阵列A,所述[k]为对齐点。上述方案中,当数据长度为512字节时,所述检错纠错单元发现并纠正出1位错,检测出2位错。上述方案中,所述检错纠错单元的校验码为3个字节。上述方案中,所述控制器还包括:均衡单元,用于对所述控制器的写操作进行均衡,使得所述块Block及页page的被写次数保持均衡。上述方案中,所述坏块包括:收集单元,用于对无用块block进行收集汇总。本专利技术提供了一种控制器,所述控制器包括:坏块管理单元,用于获取坏块列表,将所述坏块列表存储至随机存储器RAM;坏块映射单元,利用坏块映射方法确定当前块Block的操作地址不在所述坏块列表中时,则确定所述当前块Block是好块;检错纠错单元,用于在所述控制器进行读写操作时,对读写数据进行检错纠错;其中,所述RAM输出ram_dout与RAM地址ram_addr位于同一个时钟周期;如此,所述RAM输出ram_dout与RAM地址ram_addr位于同一个时钟周期,所以可以在一个时钟周期内确定出坏块,进而提高了读写操作的速度;且所述检错纠错单元可以在数据长度为512字节中纠正出1位错,检测出2位错,提高了检错纠错效率,进一步确保了NAND FLASH芯片的可靠性。附图说明图1为本专利技术实施例提供的控制器的整体结构示意图;图2为本专利技术实施例提供的坏块列表保存至RAM中的示意图;图3为本专利技术实施例提供的坏块映射单元进行坏块映射时的时序图;图4为本专利技术实施例提供的坏块映射单元利用单周期组合逻辑法确定坏块时的处理流程图;图5为本专利技术实施例提供的主机host向NAND FLASH芯片写数据时的ECC工作时序示意图;图6为本专利技术实施例提供的host向NAND FLASH芯片读数据时的ECC工作时序示意图;图7为本专利技术实施例提供的利用汉明码进行检错纠错示意图;图8为本专利技术实施例提供的对NAND_FLASH芯片进行普通读时的工作时序示意图;图9为本专利技术实施例提供的对NAND_FLASH芯片进行高速读时的工作时序示意图。具体实施方式为了提高NAND FLASH芯片的整体可靠性及读写速度,本专利技术提供了一种一种控制器,所述控制器包括:坏块管理单元,用于获取坏块列表,将所述坏块列表存储至随机存储器RAM;坏块映射单元,利用坏块映射方法确定当前块Block的操作地址不在所述坏块列表中时,则确定所述当前块Block是好块;检错纠错单元,用于在所述控制器进行读写操作时,对读写数据进行检错纠错;其中,所述RAM输出ram_dout与及RAM地址ram_addr位于同一个时钟周期。下面通过附图及具体实施例对本专利技术的技术方案做进一步的详细说明。本实施例一种控制器,如图1所示,所述控制器包括:坏块管理单元11、坏块映射单元12、检错纠错单元13、控制单元mctrl 14及物理控制器15(phyc,Physical Controller);其中,所述坏块管理单元11用于扫描控制器芯片,获取坏块列表,将所述坏块列表存储至随机存储器RAM。具体地,所述坏块包括初始坏块及递增坏块,所述初始坏块又称出厂坏块,由于初始坏块信息会随擦除操作而消失,因此拿到芯片后,应当首先读取初始坏块信息、将其另行保存。递增坏块是在芯片的使用过程中,反复的写/擦操作会导致电子在栅氧SiO2中的积累,进而导致浮栅管的阈值电压Vth会逐渐漂移。如果所述Vth漂出可接受的正常范围时,则会导致坏块。其中,所述芯片为NAND Flash芯片,所述控制器为所述NAND Flash芯片的Master,与闪存NAND进行通信,并对NAND进行读、写、擦等操作。所以,在控制器对NAND Flash芯片进行操作的过程中,需要保存并维护一个坏块列表,表中包含了初始坏块及递增坏块。当所述坏块管理单元11获取到所述坏块列表后,所述坏块映射单元12对NAND进行读、写、擦等操作时,利用坏块映射方法判读当前块Block的操作地址是否在所述坏块列本文档来自技高网...

【技术保护点】
一种控制器,其特征在于,所述控制器包括:坏块管理单元,用于获取坏块列表,将所述坏块列表存储至随机存储器RAM;坏块映射单元,利用坏块映射方法确定当前块Block的操作地址不在所述坏块列表中时,则确定所述当前块Block是好块;检错纠错单元ECC,用于在所述控制器进行读写操作时,对读写数据进行检错纠错;其中,所述RAM输出ram_dout与及RAM地址ram_addr位于同一个时钟周期。

【技术特征摘要】
1.一种控制器,其特征在于,所述控制器包括:坏块管理单元,用于获取坏块列表,将所述坏块列表存储至随机存储器RAM;坏块映射单元,利用坏块映射方法确定当前块Block的操作地址不在所述坏块列表中时,则确定所述当前块Block是好块;检错纠错单元ECC,用于在所述控制器进行读写操作时,对读写数据进行检错纠错;其中,所述RAM输出ram_dout与及RAM地址ram_addr位于同一个时钟周期。2.如权利要求1所述的控制器,其特征在于,所述坏块映射单元还用于:利用坏块映射方法确定当前块Block的操作地址处于所述坏块列表,则确定所述当前块Block是坏块,跳过所述当前块Block进行写/擦操作。3.如权利要求2所述的控制器,其特征在于,所述坏块映射方法包括:RAM顺序比较法及单周期组合逻辑法。4.如权利要求3所述的控制器,其特征在于,所述RAM顺序比较法包括:将所请求的块地址req_addr与所述坏块列表中的坏块地址逐一比较;其中,所述坏块地址按照从小到大的顺序存放至所述RAM中。5.如权利要求3所述的控制器,其特征在于,所述单周期组合逻辑法包括:将所述坏块列表标记为阵列A储存至一组寄存器中;根据所述请求的块地址req_addr,按...

【专利技术属性】
技术研发人员:谢凯毅谢元禄张坤刘璟
申请(专利权)人:中国科学院微电子研究所
类型:发明
国别省市:北京;11

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1