半导体器件制造技术

本发明专利技术涉及一种半导体器件。在具有在每个像素中在预定方向上并置的两个光电二极管并通过执行分割曝光、亦即通过多次曝光进行的整个芯片的曝光处理而形成的固态图像传感器中，改善图像质量并增加自动聚焦速度。提供了一种固态图像传感器，其具有带有第一区的第一曝光区和带有第二区的第二曝光区。它们在第一和第二区之间的第三区中相互重叠。在形成于第三区中的像素中，通过用于第一曝光区的掩模形成的光电二极管被置于比通过用于第二曝光区的掩模形成的另一光电二极管更接近第二区侧的位置处。

【技术实现步骤摘要】
相关申请的交叉引用2015年3月27日提交的日本专利申请号的公开，包括说明书、附图以及摘要，被整体地通过引用结合到本文中。
技术介绍
本专利技术涉及一种半导体器件，特别地涉及在应用于包括固态图像传感器的半导体器件时有效的技术。当要在数字式照相机等中使用的图像传感器(图片元件)具有大的芯片尺寸以便具有改善的图像质量时，在其制造步骤期间多次执行分割的曝光处理，因为单次曝光处理不足以用于整个芯片的曝光。众所周知在被用于具有已被应用图像平面相位检测技术的自动聚焦系统功能的数字式照相机中的固态图像传感器中，多个像素构成图像传感器，并且其每个装配有两个或更多光电二极管。在这种情况下，在聚焦时，具有一个微透镜的像素中的两个光电二极管原则上具有相等的成像输出。专利文献1(日本未审查专利申请公开号1994-324474)描述了像素在连接处的离散且不规则布置，其由于分割曝光而在连接处产生不明显的图像异常。专利文献2(日本未审查专利申请公开号1997-190962)描述了非线性形式的分割曝光的边界。专利文献3(日本未审查专利申请公开号2003-005346)描述了一
种用之字形(zigzag)分割线将像素图案分割成多个分割区并在彼此相邻的分割区之间形成作为被双重曝光的图案的双重曝光图案的方法。专利文献4(日本未审查专利申请公开号2014-102292)描述了一种在两个分割区之间具有重叠区并配有多个光屏蔽图案、光透射部分以及光缩减部分的光掩模。光缩减部分具有大于光屏蔽图案且小于光透射部分的透光率。专利文献5(日本未审查专利申请公开号2008-008729)描述了一种被定位成从而将连接器曝光区的宽度方向中心定位于在连接器曝光区的上方和下方将振荡器的各中心连接的线上的中心处的连接器曝光区。[专利文献][专利文献1]日本未审查专利申请公开号1994-324474[专利文献2]日本未审查专利申请公开号1997-190962[专利文献3]日本未审查专利申请公开号2003-005346[专利文献4]日本未审查专利申请公开号2014-102292[专利文献5]日本未审查专利申请公开号2008-008729
技术实现思路
当通过分割曝光来形成具有大面积的芯片时，根据要执行两次或更多次的曝光步骤而使用不同掩模来执行曝光处理。然后可能由于该掩模或所使用的曝光装置而发生尺寸变化或对准不良。在这种情况下，由于使用多个掩模形成的各图案之间的距离方面的对准不良，可能发生问题，诸如由图像传感器中的输出值的差而引起的图像异常或者阻止正常的自动聚焦检测。特别地，在通过成像获得的图像或图片中，线性图像异常可出现在与通过掩模曝光的区域之间的边界相对应的固态图像传感器的位置处。根据本文中的描述和附图，另一目的和新型特征将是显而易见的。在本文公开的实施例中，接下来将简单地概述典型的一个。在根据一个实施例的半导体器件中，具有第一区的第一曝光区和具有第二区的第二曝光区在第一区与第二区之间的第三区中相互重叠；并且在形成于第三区中的像素中，通过用于第一曝光区的掩模形成的光电二极管被置于与通过用于第二曝光区的掩模形成的光电二极管相比更接近第二区侧的位置处。根据本申请公开的一个实施例，可以提供一种具有改善性能的半导体器件。附图说明图1是示出了根据本专利技术的第一实施例的半导体器件的构造的示意图；图2是示出了图1的部分放大图的平面部件；图3是示出了本专利技术的第一实施例的半导体器件的平面布局；图4是沿着图3的线A-A截取的横截面图；图5是示出了本专利技术的第一实施例的半导体器件的等效电路图；图6是用于描述本专利技术的第一实施例的半导体器件的制造步骤的平面图；图7是用于描述在图6的制造步骤之后的半导体器件的制造步骤的平面图；图8是用于描述在图7的制造步骤之后的半导体器件的制造步骤的平面图；图9是用于描述在图8的制造步骤之后的半导体器件的制造步骤的平面图；图10是示出了本专利技术的第一实施例的修改示例1的半导体器件的平面布局；图11是示出了本专利技术的第一实施例的修改示例1的另一半导体器件的平面布局；图12是示出了本专利技术的第一实施例的修改示例1的另一半导体器件的平面布局；图13是示出了本专利技术的第一实施例的修改示例2的半导体器件的平面布局；图14是示出了本专利技术的第一实施例的修改示例2的另一半导体器件的平面布局；图15是示出了本专利技术的第一实施例的修改示例2的另一半导体器件的平面布局；图16是示出了本专利技术的第一实施例的修改示例3的半导体器件的平面布局；图17是示出了本专利技术的第一实施例的修改示例3的另一半导体器件的平面布局；图18是示出了本专利技术的第一实施例的修改示例3的另一半导体器件的平面布局；图19是示出了本专利技术的第一实施例的修改示例4的半导体器件的平面布局；图20是示出了本专利技术的第一实施例的修改示例4的另一半导体器件的平面布局；图21是示出了本专利技术的第一实施例的修改示例4的另一半导体器件的平面布局；图22是示出了本专利技术的第一实施例的修改示例4的另一半导体器件的平面布局；图23是示出了本专利技术的第二实施例的半导体器件的平面布局；图24是示出了本专利技术的第二实施例的修改示例的半导体器件的平面布局；图25是示出了本专利技术的第二实施例的另一修改示例的半导体器件的平面布局；以及图26是示出了比较例的半导体器件的平面布局。具体实施方式在下文中将基于附图来详细地描述本专利技术的实施例。在用于描述实施例的所有图中，将同相同的附图标记来识别具有相同功能的构件，并将省略重复描述。在本专利技术中，用相同的附图标记识别的每个像素内部的光电二极管具有相同构造。在以下实施例中，原则上将不会重复关于相同或相似部分的描述，除非特别有必要。如本文所使用的术语“掩模”是除将被用作保护膜以用于蚀刻或离子注入的硬掩模或光致抗蚀剂膜之外将在光刻步骤中的曝光期间使用的光掩模(光刻板)。(第一实施例)在下文中将参考图1至5来描述本实施例的半导体器件。本实施例的半导体器件涉及固态图像传感器，特别是在一个像素中具有多个光电二极管的固态图像传感器。图1是示出了根据本实施例的固态图像传感器的构造的示意图。在本实施例的半导体器件中包括的固态图像传感器是CMOS(互补金属氧化物半导体)图像传感器。如图1中所示，其装配有像素阵列部PEA、读出电路CC1和CC2、输出电路OC、行选择电路RC以及控制电路COC。像素阵列部PEA在其中具有矩阵形式的多个像素PE。图1中所示的X轴方向是沿着构造固态图像传感器的半导体基板的主表面的方向，并且也是沿着行方向的方向，所述行方向是像素PE已被沿着其布置的方向。沿着半导体基板的主表面且与X轴方向正交的Y轴方向是沿着列方向的方向，所述列方向是像素PE已被沿着其布置的方向。简而言之，像素PE被以矩阵形式并置。像素PE每个根据照射光的强度来产生信号。行选择电路RC基于行单位来选择PE。由行选择电路RC选择的像素PE将这样生成的信号输出到输出线(参考图5)，这将在稍后进行描述。读出电路CC1和CC2在Y轴方向上彼此相对，从而在其之间夹着像素阵列部PEA。读出电路CC1和CC2每个读出从像素PE输出到输出线OL的信号并将其输出到输出电路OC。读出电路CC1读出在读出电路CC1侧的一半像素PE的信号，并且读出电路CC2读出在读出电路CC2侧的其余的一半本文档来自技高网...

【技术保护点】
一种具有固态图像传感器的半导体器件，包括：半导体基板，所述半导体基板具有沿着所述半导体基板的主表面在第一方向上连续地布置的第一区和第二区以及在所述第一区和所述第二区之间延伸的第三区；多个第一像素，所述多个第一像素在所述第一区中在所述第一方向和正交于所述第一方向的第二方向上以矩阵形式并置；多个第二像素，所述多个第二像素在所述第二区中在所述第一方向和所述第二方向上以矩阵形式并置；多个第三像素，所述多个第三像素形成在所述第三区中；以及形成在所述半导体基板的所述主表面中的多个第一光电二极管、第二光电二极管、第三光电二极管和第四光电二极管，其中，所述第一像素每个都具有在所述第一方向上依次放置的所述第一光电二极管和所述第二光电二极管，其中，所述第二像素每个都具有在所述第一方向上依次放置的所述第三光电二极管和所述第四光电二极管，其中，在所述第一方向上与所述第一像素和所述第二像素并置的所述第三像素中，布置有所述第二光电二极管和所述第三光电二极管，其中，在平面图中，所述第三光电二极管和所述第四光电二极管在一个方向上从所述第一光电二极管和所述第二光电二极管偏离，并且其中，在所述第三像素中的每个中，所述第二光电二极管被置于比所述第三光电二极管更接近所述第二区的位置处。...

【技术特征摘要】
2015.03.27 JP 2015-0677141.一种具有固态图像传感器的半导体器件，包括：半导体基板，所述半导体基板具有沿着所述半导体基板的主表面在第一方向上连续地布置的第一区和第二区以及在所述第一区和所述第二区之间延伸的第三区；多个第一像素，所述多个第一像素在所述第一区中在所述第一方向和正交于所述第一方向的第二方向上以矩阵形式并置；多个第二像素，所述多个第二像素在所述第二区中在所述第一方向和所述第二方向上以矩阵形式并置；多个第三像素，所述多个第三像素形成在所述第三区中；以及形成在所述半导体基板的所述主表面中的多个第一光电二极管、第二光电二极管、第三光电二极管和第四光电二极管，其中，所述第一像素每个都具有在所述第一方向上依次放置的所述第一光电二极管和所述第二光电二极管，其中，所述第二像素每个都具有在所述第一方向上依次放置的所述第三光电二极管和所述第四光电二极管，其中，在所述第一方向上与所述第一像素和所述第二像素并置的所述第三像素中，布置有所述第二光电二极管和所述第三光电二极管，其中，在平面图中，所述第三光电二极管和所述第四光电二极管在一个方向上从所述第一光电二极管和所述第二光电二极管偏离，并且其中，在所述第三像素中的每个中，所述第二光电二极管被置于比所述第三光电二极管更接近所述第二区的位置处。2.根据权利要求1所述的半导体器件，进一步包括：在所述第三区中在所述第二方向上与所述第三像素并置的第四像素，其中，在所述第一方向上与所述第一像素和所述第二像素并置的所述第四像素在其中具有所述第二光电二极管和所述第三光电二极管，并且其中，在所述第四像素中，所述第三光电二极管被置于比所述第二光电二极管更接近所述第二区的位置处。3.根据权利要求1所述的半导体器件，进一步包括：在所述第三区中在所述第二方向上与所述第三像素并置的第五像素，其中，在所述第一方向上与所述第一像素和所述第二像素并置的所述第五像素在其中具有所述第一光电二极管和所述第四光电二极管，并且其中，在所述第五像素中，所述第四光电二极管被置于比所述第一光电二极管更接近所述第二区的位置处。4.根据权利要求1所述的半导体器件，进一步包括：在所述第三区中在所述第一方向上与所述第三像素并置的第六像素，其中，所述第六像素在其中具有所述第二光电二极管和所述第三光电二极管，并且其中，在所述第六像素中，所述第三光电二极管被置于比所述第二光电二极管更接近所述第二区的位置处。5.根据权利要求4所述的半导体器件，进一步包括：在所述第三区中，在所述第二方向上与所述第三像素并置的第四像素和在所述第二方向上与所述第六像素并置的第七像素，其中，所述第四像素和所述第七像素每个都在其中具有所述第二光电二极管和所述第三光电二极管，其中，在所述第四像素中，所述第三光电二极管被置于比所述第二光电二极管更接近所述第二区的位置处，并且其中，在所述第七像素中，所述第二光电二极管被置于比所述第三光电二极管更接近所述第二区的位置处。6.根据权利要求4所述的半导体器件，进一步包括：在所述第三区中，在所述第二方向上与所述第三像素并置的第八像素和在所述第二方向上与所述第六像素并置的第五像素，其中，所述第五像素和所述第八像素每个都在其中具有所述第一光电二极管和所述第四光电二极管，其中，在所述第五像素中，所述第四光电二极管被置于比所述第一光电二极管更接近所述第二区的位置处，并且其中，在所述第八像素中，所述第一光电二极管被置于比所述第四光电二极管更接近所述第二区的位置处。7.根据权利要求1所述的半导体器件，其中，在所述第三区中，所述第三像素在所述第一方向和所述第二方向上以矩阵形式放置。8.根据权利要求2所述的半导体器件，其中，在所述第三区中，多个所述第三像素和多个所述第四像素每个都被布置在所述第一方向上。9.根据权利要求1所述的半导体器件，进一步包括：在所述第三区中在所述第二方向上与所述第三像素并置的第九像素，其中，在所述第三区中，多个所述第三像素和多个所述第九像素被分别地并置于所述第一方向上，其中，所述第九像素每个都在其中具有所述第一光电二极管和所述第四光电二极管，并且其中，在所述第九像素中，所述第一光电二极管被置于比所述第四光电二极管更接近所述第二区的位置处。10.根据权利要求1所述的半导体器件，其中，在平面图中，在所述第三区中的所述第二光电二极管和所述第三光电二极管的面积大于在所述第一区和所述第二区中的所述第二光电二极管和所述第三光电二极管的面积。11.根据权利要求1所述的半导体器件，其中，在平面图中，在所述第三区中的所述第二光电二极管和所述第三光电二极管的面积小于在所述第一区和所述第二区中的所述第二光电二极管和所述第三光电二极管的面积。12....

【专利技术属性】
技术研发人员：木村雅俊，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP