电阻式存储装置制造方法及图纸

本发明专利技术提供一种电阻式存储装置，包括一第一存储单元、一第二存储单元以及一控制电路。第一存储单元耦接一字线、一第一位线以及一源极线。第二存储单元耦接字线、一第二位线以及源极线。控制电路控制字线、第一位线以及源极线的电平，用以对第一存储单元进行一设定动作。在进行完设定动作后，第一存储单元具有一第一阻抗。控制电路控制字线、第二位线以及源极线的电平，用以对第二存储单元进行一重置动作。在重置动作后，第二存储单元具有一第二阻抗。第二阻抗大于第一阻抗。在进行设定及重置动作时，控制电路令源极线的电平为一预设电平。本发明专利技术因不需调整源极线的电平而可缩短电阻式存储装置的读取时间。

【技术实现步骤摘要】

本专利技术是有关于一种存储装置，特别是有关于一种电阻式存储装置。
技术介绍
一般而言，电脑的存储器分为易失性存储器与非易失性存储器。非易失性存储器包括，只读存储器(ROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、以及快闪存储器。易失性存储器包括，动态随机存取存储器(DRAME)以及静态随机存取存储器(SRAM)。目前新型易失性存储器包括，铁电存储器(ferroelectric memory)、相变化存储器(phase-change memory)、磁性存储器(MRAM)及电阻式存储器(RRAM)。由于电阻式存储器具有结构简单、成本低、速度快与低功耗等优点，故大幅被使用。
技术实现思路
本专利技术的目的在于提供一种电阻式存储装置，以提高电阻式存储装置的读取速度。本专利技术提供一种电阻式存储装置，包括一第一存储单元、一第二存储单元以及一控制电路。第一存储单元耦接一字线、一第一位线以及一源极线。第二存储单元耦接字线、一第二位线以及源极线。控制电路控制字线、第一位线以及源极线的电平，用以对第一存储单元进行一设定动作。在进行完设定动作后，第一存储单元具有一第一阻抗。控制电路控制字线、第二位线以及源极线的电平，用以对第二存储单元进行一重置动作。在重置动作后，第二存储单元具有一第二阻抗。第二阻抗大于第一阻抗。在进行设定动作时，控制电路令源极线的电平为一预设电平。在进行重置动作时，控制电路令源极线的电平为预设电平。本专利技术另提供一种控制方法，适用于一电阻式存储装置。电阻式存储装置具有一第一存储单元以及一第二存储单元。第一存储单元耦接一字线、一第一位线以及一源
极线。第二存储单元耦接字线、一第二位线以及源极线。本专利技术的控制方法包括，执行一设定动作，用以使第一存储单元具有一第一阻抗以及执行一重置动作，用以使第二存储单元具有一第二阻抗。第二阻抗大于第一阻抗。设定及重置动作均包括提供预设电平予源极线。本专利技术的电阻式存储装置由于在执行验证动作时提供相同的电平予源极线，因此，不需调整源极线的电平故可缩短电阻式存储装置的读取时间。为让本专利技术的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。附图说明图1为本专利技术的电阻式存储装置的示意图。图2为本专利技术的存储阵列110的内部架构示意图。图3A、3B、4A及4B为字线、位线及源极线的电平示意图。图5为本专利技术的控制方法的流程图。符号说明：100：电阻式存储装置； 110：存储阵列；120：控制电路； WL<0>～WL<M>：字线；BL<0>～BL<N>：位线； SL<0>～SL<M>：源极线；M00～MMN：存储单元； 121：行解码器；122：列解码器； 123：写入缓冲器；124：电平控制器； 125：感测放大单元；AW：输入地址； AB：输入地址；DA：输入数据； VON1、VON1：开启电平；VOFF1、VOFF2：关闭电平； VSET1、VSET2：设定电平；VSL：预设电平； VVRF1-、VVRF2：读取电平；VRESET1、VRESET2：重置电平；310、320、330、340、350、360、410、420、430、440、450、460：电流路径；S510、S520、S530：步骤。具体实施方式图1为本专利技术的电阻式存储装置的示意图。如图所示，电阻式存储装置100包括一存储阵列110、一控制电路120、字线WL<0>～WL<M>、位线BL<0>～BL<N>以及源极线SL<0>～SL<M>。存储阵列110包括存储单元M00～MMN。每一存储单元耦接一相对应的字线、位线以及源极线。以存储单元M00与M01为例，存储单元M00耦接字线WL<0>、位线BL<0>以及源极线SL<0>；存储单元M01耦接字线WL<0>、位线BL<1>以及源极线SL<0>。控制电路120控制字线WL<0>～WL<M>、位线BL<0>～BL<N>以及源极线SL<0>～SL<M>的电平，用以存取存储单元M00～MMN。举例而言，在一写入模式下，控制电路120对存储单元M00～MMN进行一设定(set)动作或是一重置(reset)动作，用以写入数据至存储单元M00～MMN。在一读取模式下，控制电路120进行一验证(verify)动作，用以读取存储单元M00～MMN所存储的数据。举例而言，在控制电路120对一第一特定存储单元进行完设定动作后，第一特定存储单元具有低阻抗，用以表示存储在第一特定存储单元的数据为0。在重置动作后，一第二特定存储单元具有高阻抗，用以表示存储在第二特定存储单元的数据为1。因此，控制电路120根据存储单元M00～MMN的阻抗，便可得知存储在存储单元M00～MMN的数据。在本实施例中，在进行设定、重置及验证动作时，控制电路120将源极线SL<0>～SL<M>的电平维持在一预设电平。由于源极线SL<0>～SL<M>的电平维持在预设电平，故控制电路120不需改变源极线SL<0>～SL<M>的电平，因此，可缩短控制电路120写入数据至存储单元M00～MMN的写入时间。在另一实施例中，控制电路120同时进行设定与重置动作。举例而言，在控制电路120对存储单元M00进行设定动作的同时，控制电路120对存储单元M01进行重置动作。在其它实施例中，控制电路120先对存储单元M00～MMN进行设定动作，再对存储单元M00～MMN进行重置动作。在本实施例中，控制电路120包括一行解码器121、一列解码器122、一写入缓冲器123、一电平控制器124以及一感测放大单元125，但并非用以限制本专利技术。任何可控制字线WL<0>～WL<M>、位线BL<0>～BL<N>、源极线SL<0>～SL<M>的电平的电路架构，均可作为控制电路120。行解码器121耦接字线WL<0>～WL<M>，并对输入地址AW进行解码，再根据解码结果开启至少一字线。列解码器122耦接位线BL<0>～BL<N>，并对输入地址AB进行解码，再根据解码结果开启至少一位线。写入缓冲器123将输入数据DA写入至少一存储单元之中。电平控制器124耦接源极线SL<0>～SL<M>，用以控制源极线SL<0>～SL<M>的电平。在本实施例中，每一源极线SL<0>～SL<M>耦接到同一电平本文档来自技高网...

【技术保护点】
一种电阻式存储装置，其特征在于，包括：一第一存储单元，耦接一字线、一第一位线以及一源极线；一第二存储单元，耦接该字线、一第二位线以及该源极线；以及一控制电路，控制该字线、该第一位线以及该源极线的电平，用以对该第一存储单元进行一设定动作，在进行完该设定动作后，该第一存储单元具有一第一阻抗，该控制电路控制该字线、该第二位线以及该源极线的电平，用以对该第二存储单元进行一重置动作，在该重置动作后，该第二存储单元具有一第二阻抗，该第二阻抗大于该第一阻抗；其中，在进行该设定动作时，该控制电路令该源极线的电平为一预设电平，在进行该重置动作时，该控制电路令该源极线的电平为该预设电平。

【技术特征摘要】
1.一种电阻式存储装置，其特征在于，包括：一第一存储单元，耦接一字线、一第一位线以及一源极线；一第二存储单元，耦接该字线、一第二位线以及该源极线；以及一控制电路，控制该字线、该第一位线以及该源极线的电平，用以对该第一存储单元进行一设定动作，在进行完该设定动作后，该第一存储单元具有一第一阻抗，该控制电路控制该字线、该第二位线以及该源极线的电平，用以对该第二存储单元进行一重置动作，在该重置动作后，该第二存储单元具有一第二阻抗，该第二阻抗大于该第一阻抗；其中，在进行该设定动作时，该控制电路令该源极线的电平为一预设电平，在进行该重置动作时，该控制电路令该源极线的电平为该预设电平。2.如权利要求1所述的电阻式存储装置，其特征在于，该控制电路同时进行该设定动作与该重置动作。3.如权利要求2所述的电阻式存储装置，其特征在于，在进行该设定动作及该重置动作时，该控制电路令该第一位线为一设定电平，并令该第二位线为一重置电平，该重置电平小于该设定电平。4.如权利要求3所述的电阻式存储装置，其特征在于，该预设电平位于该设定电平与该重置电平之间。5.如权利要求4所述的电阻式存储装置，其特征在于，该预设电平为一接地电平。6.如权利要求1所述的电阻式存储装...

【专利技术属性】
技术研发人员：洪希贤，谢明辉，柳德铉，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71