纳米线场效应晶体管(FET)器件及其制造方法技术

技术编号:13794048 阅读:60 留言:0更新日期:2016-10-06 08:32
本申请涉及一种纳米线场效应晶体管(FET)器件及其制造方法。该纳米线FET器件包括第一源极/漏极区和第二源极/漏极区。第一源极/漏极区和第二源极/漏极区中的每一个均在块体半导体衬底的上表面上形成。栅极区被插入第一源极/漏极区和第二源极/漏极区之间,并且直接地位于块体半导体衬底的上表面上。仅仅在栅极区中形成多条纳米线。所述纳米线被悬置于半导体衬底上方并限定纳米线FET器件的栅极沟道。栅极结构包括在栅极区中形成的栅极电极,以使得所述栅极电极接触每条纳米线的整个表面。

【技术实现步骤摘要】

技术介绍
本公开一般地涉及半导体器件,并且更特别地涉及纳米线场效应晶体管(FET)器件。诸如像是鳍状FET器件(即FinFET)之类的非平面半导体器件的使用因此减小半导体器件的总尺寸的能力而是期望的。诸如导线最后全包围栅(wire-last gate-all-around)FinFET器件之类的非平面半导体器件的制造通常利用绝缘体上半导体(SOI)衬底来减小寄生器件电容。SOI衬底通常包括块体衬底、位于块体衬底顶上的掩埋绝缘体层以及位于掩埋绝缘体层顶上的绝缘体上半导体(SOI)层。然而,与SOI衬底和由于掩埋绝缘体层而引起的最小厚度要求相关联的成本激发了重新考虑在块体半导体衬底上面形成非平面半导体器件的努力。
技术实现思路
根据至少一个实施例,一种制造纳米线场效应晶体管(FET)器件的方法包括:在第一类型半导体材料的块体衬底上形成多个鳍部,并邻近于所述多个鳍部的底部形成第二半导体类型材料的外延半导体区。所述第二半导体类型材料不同于所述第一半导体类型材料。该方法还包括执行将所述第二类型半导体材料直接地冷凝在所述多个鳍部下面的退火过程。该方法还包括相对于所述第一类型半导体材料选择性地去除所述第二类型半导体材料,以从所述多个鳍部形成多条纳米线,使得所述纳米线被悬置于所述块体衬底上方。根据另一实施例,一种纳米线场效应晶体管(FET)器件包括第一源极/漏极区和第二源极/漏极区。所述第一源极/漏极区和第二源极/漏极区中的每一个均在块体半导体衬底的上表面上。栅极区被插入第一源极/漏极区和第二源极/漏极区之间,并且直接地位于所述块体半 导体衬底的上表面上。仅仅在栅极区中形成多条纳米线。纳米线被悬置于半导体衬底上方并限定所述纳米线FET器件的栅极沟道。所述栅极结构包括栅极区中的栅极电极,其中所述栅极电极接触每条纳米线的整个表面。通过本专利技术的技术实现附加特征。在本文中详细地描述了其它实施例并应将其视为要求保护的专利技术的一部分。为了更好地用特征更好地理解本专利技术,将参考本描述和附图。附图说明在本说明书结束处的权利要求中特别地指出并明确地要求保护被视为本专利技术的主题。根据结合附图进行的以下详细描述,前述特征是显而易见的。图1至18是图示出根据本讲授内容的示例性实施例的形成导线最后全包围栅纳米线FET的方法的一系列视图,在所述附图中:图1是初始块体半导体衬底的横截面图;图2图示出在用以在块体半导体衬底的相对边缘处形成绝缘体衬垫的前沟槽隔离(STI)技术氧化物填充过程之后的图1的块体半导体衬底;图3图示出在块体半导体衬底的上表面上和浅绝缘体衬垫的上表面上沉积绝缘体层之后的图2的块体半导体衬底;图4图示出在硬掩膜层的沉积和硬掩膜层的上表面上的多个抗蚀剂元件的图案化之后的图3的块体半导体衬底;图5图示出将硬掩膜层图案化并去除抗蚀剂元件以使得在绝缘体层的上表面上形成多个硬掩膜元件之后的图4的块体半导体衬底;图6图示出在块体半导体衬底的上表面上面形成假栅极堆以覆盖硬掩膜元件之后的图5的块体半导体衬底;图7图示出在间隙填充过程之后的图6的块体半导体衬底,所述间隙填充过程在使假栅极的上表面暴露的刻蚀过程之后用绝缘体材料来填充邻近于假栅极堆的侧壁的区域;图8图示出在假栅极上面停止的化学机械平坦化(CMP)过程之后图7的块体半导体衬底;图9图示出在假栅极的去除之后的图8的块体半导体衬底,所述假栅极的去除用以形成使插在栅极结构的侧壁之间的所述多个硬掩膜元件暴露的栅极沟槽;图10图示出在栅极堆的侧壁之间形成多个半导体鳍部的刻蚀过程之后的图9的块体半导体衬底;图11A图示出在半导体鳍部的侧壁上面形成间隔层之后和在使位于间隔层下面的半导体衬底的一部分凹陷之后的图10的块体半导体衬底;图11B图示出沿着线A-A'截取的图11A的块体半导体衬底;图12A图示出在半导体衬底的上表面上面和位于侧壁之间的硬掩膜元件下面的外延地生长硅锗层之后的图11A和11B的块体半导体衬底;图12B是沿着线A-A'截取的图12A的横截面图;图13图示出在经历退火过程以使硅锗冷凝的同时的图12A和12B的块体半导体衬底;图14图示出在将硅锗冷凝到位于硬掩膜元件下面的鳍部的一部分中之后的图13的块体半导体衬底;图15A图示出在去除间隔层的一部分并使栅极结构的侧壁之间的半导体鳍部的一部分暴露的刻蚀过程之后的图14的块体半导体衬底;图15B图示出沿着线A-A'截取的图15A的块体半导体衬底;图16A图示出在去除硅锗使得多条纳米线悬置于栅极结构的侧壁之间之后的图15A和15B的块体半导体衬底;图16B图示出沿着线A-A'截取的图16A的块体半导体衬底;图17A图示出用围绕每条纳米线的整个表面的栅极电极材料填充栅极沟槽之后的图16A-16B的块体半导体衬底;图17B是沿着线A-A'截取的图17A中所示的纳米线FET的横截 面图;以及图18图示出去除填料层并显露源极/漏极区之后的在块体半导体衬底上面形成的成品纳米线FET。具体实施方式本专利技术的各种非限制性实施例提供在块体半导体衬底上面形成的纳米线FET。该纳米线通过栅极结构的侧壁被悬置于块体半导体衬底上方。在该结构中形成栅极电极,其与每条纳米线的整个表面接触。根据另一实施例,导线最后全包围栅制造过程形成在块体半导体衬底上面形成的纳米线FET。纳米线FET包括悬置于块体半导体衬底的一部分上方的多个半导体纳米线,并且栅极电极在栅极区中接触每条纳米线的整个表面(即,所有侧面)。因此,可在块体半导体器件上面制造全包围栅纳米线FET,同时缩减与常规衬底上硅FET器件相关联的厚度和成本。现在参考图1,根据本专利技术的非限制性实施例图示出块体半导体衬底100。半导体衬底100沿着第一轴(例如,X轴)延伸而限定长度,沿着第二轴(例如,Y轴)延伸而限定宽度,并沿着第三轴(例如,Z轴)延伸而限定高度,即厚度。半导体衬底100包括各种材料,包括但不限于硅(Si)。半导体衬底100还可具有范围从约30纳米(nm)至约40nm的厚度。参考图2,对半导体衬底100施加浅沟槽隔离(STI)过程。STI过程在半导体衬底100的第一边缘区处形成第一绝缘体衬垫102a并在半导体衬底100的相对边缘区处形成第二绝缘体衬垫102b。STI过程包括刻蚀半导体衬底100的第一和第二边缘区并且包括但不限于二氧化硅(SiO2)的绝缘体电介质材料来重填刻蚀部分,如本领域的技术人员可理解的。每个绝缘体衬垫102a—102b可具有范围从约10nm至约30nm的长度、范围从约15nm至约25nm的高度,并且可沿着半导体衬底100的全宽延伸。参考图3,在半导体衬底100的上表面上且还可在每个绝缘体衬 垫102a—102b的上表面上形成绝缘体层104。绝缘体层104可由各种电介质材料形成,包括但不限于SiO2,并且可具有范围从约5nm至约10nm的厚度。可使用各种沉积过程来沉积绝缘体层104,包括但不限于化学汽相沉积(CVD)。转到图4,在绝缘体层104的上表面上形成掩蔽层106。掩蔽层106包括在其上表面上形成的多个鳍部图案化元件108。所述多个鳍部图案化元件108最终定义在下面更详细地描述的鳍部硬掩膜的图案。将认识到的是可以以本领域中已知的任何适当方式形成鳍部图案化元件108,诸如通过光本文档来自技高网...

【技术保护点】
一种制造纳米线场效应晶体管(FET)器件的方法,所述方法包括:在第一类型半导体材料的块体衬底上面形成多个鳍部;邻近所述多个鳍部的底部部分,形成第二半导体类型材料的外延半导体区,所述第二半导体类型材料不同于所述第一半导体类型材料;执行退火从而将所述第二类型半导体材料直接地冷凝在所述多个鳍部下面;以及相对于所述第一类型半导体材料选择性地去除所述第二类型半导体材料,以从所述多个鳍部形成多条纳米线,所述多条纳米线被悬置于所述块体衬底上方。

【技术特征摘要】
2015.03.17 US 14/659,7961.一种制造纳米线场效应晶体管(FET)器件的方法,所述方法包括:在第一类型半导体材料的块体衬底上面形成多个鳍部;邻近所述多个鳍部的底部部分,形成第二半导体类型材料的外延半导体区,所述第二半导体类型材料不同于所述第一半导体类型材料;执行退火从而将所述第二类型半导体材料直接地冷凝在所述多个鳍部下面;以及相对于所述第一类型半导体材料选择性地去除所述第二类型半导体材料,以从所述多个鳍部形成多条纳米线,所述多条纳米线被悬置于所述块体衬底上方。2.根据权利要求1所述的方法,还包括在形成所述多条纳米线之前形成所述纳米线FET器件的栅极结构和源极/漏极区。3.根据权利要求2所述的方法,还包括:在所述半导体衬底的上表面上形成栅极结构,所述栅极结构包括覆盖在所述鳍部的硬掩膜的中心部分上的假栅极;去除所述假栅极以显露所述栅极结构中的栅极沟槽,所述栅极沟槽限定所述纳米线FET器件的栅极区;以及用导电栅极材料填充所述栅极沟槽,以形成接触每条纳米线的整个表面的栅极电极。4.根据权利要求3所述的方法,其中刻蚀所述半导体鳍部还包括在所述半导体鳍部下面刻蚀隧道,以形成所述纳米线。5.根据权利要求4所述的方法,其中刻蚀所述半导体鳍部还包括在所述半导体鳍部下面刻蚀外延基部层,以形成所述隧道。6.根据权利要求5所述的方法,其中刻蚀所述半导体鳍部还包括:在刻蚀所述隧道之前,在所述沟槽中沉积内间隔层,所述内间隔
\t层与所述鳍部的硬掩膜的外表面相符;刻蚀所述半导体衬底中位于所述鳍部的硬掩膜的基部处的部分,以使所述半导体鳍部的基部部分暴露;以及在所述鳍部的硬掩膜与所述半导体衬底之间形成所述外延基部层。7.根据权利要求6所述的方法,还包括对所述外延基部层进行退火,以使得所述外延基部层冷凝到所述半导体鳍部的基部部分中。8.根据权利要求7所述的方法,其中在所述半导体鳍部下面刻蚀隧道还包括相对于所述半导体衬底的半导体材料和所述半导体鳍部,选择性地刻蚀所述外延基部层的外延材料。9.根据权利要求8所述的方法,其中形成所述外延基部层包括在...

【专利技术属性】
技术研发人员:张慎明M·A·圭罗恩I·劳尔J·W·斯莱特
申请(专利权)人:国际商业机器公司
类型:发明
国别省市:美国;US

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