半导体结构以及形成半导体结构的方法技术

技术编号:13792510 阅读:230 留言:0更新日期:2016-10-06 04:00
在形成延伸通过顶部半导体层以及隐埋绝缘体层并且延伸到绝缘体上半导体(SOI)衬底的处理衬底中的第一沟槽之后,在第一沟槽内形成电介质波导材料堆叠,该电介质波导材料堆叠包括下电介质包覆层、核心层以及上电介质包覆层。接下来,在顶部半导体层的剩余部分中形成至少一个横向双极结型晶体管(BJT),其可以是PNP BJT、NPN BJT或者一对互补的PNP BJT和NPN BJT。在形成延伸通过电介质波导材料堆叠的第二沟槽以重新暴露第一沟槽的底部表面的一部分之后,在第二沟槽中形成激光二极管。

【技术实现步骤摘要】

本申请涉及半导体结构,更具体地,涉及包括在共用衬底上的电子和光子部件的半导体结构及其制造方法。
技术介绍
已经积极地追求使用标准半导体过程在单一集成芯片上集成电子(例如,晶体管、电容器、电阻器)和光子(例如,调制器、激光器、光检测器、波导)部件,以便提供快速的光通信链路。互补金属氧化物半导体(CMOS)晶体管通常被使用在电子/光子集成电路中以驱动光子部件。CMOS晶体管也被广泛使用在接收器电路中。众所周知的是,双极结型晶体管(BJT)比CMOS晶体管具有更好的模拟和射频(RF)特性。因此,针对高频应用在RF集成电路中采用BJT是更为理想的。BJT还可以与CMOS晶体管组合在双极互补金属氧化物半导体(BiCMOS)集成电路中,以在构建电子/光子集成电路中利用两种晶体管类型的正面特性的优点。然而,常规的BJT制作过程并不与普遍的CMOS技术兼容,并且因此导致高得多的成本。此外,常规的BJT设计比CMOS晶体管需要更大的布局面积,这进一步增加到制造成本中。因此,仍然需要用于在共同衬底上集成CMOS技术兼容的BJT与各种光子部件的方法。
技术实现思路
本申请提供了一种采用与CMOS制造流程兼容的过程在共同的衬底上集成光子器件和双极BJT的方法,这可以是先栅极的流程或者是后栅极的流程。代替具有竖直堆叠的发射极-基极-集电极层的更为常规的BJT设计的是,使用了具有与CMOS晶体管中的源极-沟槽
-漏极配置相似地横向布置的发射极-基极-集电极的横向BJT设计。光刻的近来发展已经允许高性能的对称薄基极横向BJT。光子器件包括被边缘耦合到电介质波导的激光二极管。在形成延伸通过顶部半导体层以及隐埋绝缘体层并且延伸到SOI衬底的处理衬底(handle substrate)中的第一沟槽之后,在第一沟槽内形成电介质波导材料堆叠,其包括下电介质包覆层、核心层以及上电介质包覆层。接下来,在顶部半导体层的剩余部分中形成至少一个横向BJT,其可以是PNP BJT、NPN BJT或者一对互补的PNP BJT和NPN BJT。在形成延伸通过电介质波导材料堆叠的第二沟槽以重新暴露第一沟槽的底部表面的一部分之后,在第二沟槽中形成激光二极管。根据本申请的一个方面,提供了一种半导体结构。半导体结构包括位于绝缘体上半导体(semiconductor-on-insulator,SOI)衬底的一部分上的至少一个电子器件。至少一个电子器件包括至少一个双极结型晶体管(BJT)。半导体结构进一步包括在SOI衬底的另一部分内嵌入的光子器件。光子器件包括电介质波导,该电介质波导包括下电介质包覆部分、存在于下电介质包覆部分上的核心部分、以及存在于核心部分上的上电介质包覆部分,并且光子器件包括被边缘耦合到该电介质波导的光电器件。光电器件包括与电介质波导的核心部分横向对准的有源层。根据本申请的另一个方面,提供了一种形成半导体结构的方法。在一个实施例中,该方法包括首先在绝缘体上半导体(SOI)衬底内形成第一沟槽。第一沟槽延伸通过SOI衬底的顶部半导体层以及SOI衬底的隐埋绝缘体层并且延伸到SOI衬底的处理衬底中。随后在第一沟槽中形成电介质波导材料堆叠。在顶部半导体层中形成包括至少一个双极结型晶体管(BJT)的至少一个电子器件之后,形成延伸通过电介质波导材料堆叠的一部分的第二沟槽。第二沟槽重新暴露第一沟槽的底部表面的一部分。相继在第一沟槽的底部表面的暴露部分上外延地沉积复合半导体种子层以及在复合半导体种子层上外延地沉积复合半导体缓冲层之后,光电器件被形成在第二沟
槽内、在复合半导体缓冲层上。在另一个实施例中,该方法包括首先提供绝缘体上半导体(SOI)衬底,该SOI衬底包括处理衬底、存在于处理衬底上的下含锗半导体层、存在于下含锗半导体层上的隐埋绝缘体层堆叠、以及存在于隐埋绝缘体层堆叠上的顶部含锗半导体层。隐埋绝缘体层堆叠包括接触下含锗半导体层的第一电介质层、存在于第一电介质层上的第二电介质层、以及存在于第二电介质层上的第三电介质层。在SOI衬底内形成沟槽以使得该沟槽延伸通过顶部含锗半导体层和隐埋绝缘体层堆叠以暴露下含锗半导体层的一部分之后,在沟槽的侧壁上形成间隔物。随后,复合半导体缓冲层被外延地沉积在沟槽的底部表面上。接下来,在沟槽内、在复合半导体缓冲层上形成光电器件。在光电器件的最顶部表面上形成电介质覆盖之后,在顶部半导体层中形成至少一个电子器件。至少一个电子器件包括至少一个双极结型晶体管(BJT)。附图说明图1是根据本申请的第一实施例的在从底部到顶部依次包括处理衬底、隐埋绝缘体层和顶部半导体层的绝缘体上半导体(SOI)衬底上形成至少一个垫盘(pad)电介质层之后的第一示例性半导体结构的截面图。图2是图1的第一示例性半导体结构在形成穿过顶部半导体层和隐埋绝缘体层并且进入处理衬底的第一沟槽之后的截面图。图3是图2的第一示例性半导体结构在第一沟槽内形成电介质波导材料堆叠之后的截面图。图4是图3的第一示例性半导体结构在顶部半导体层中形成浅沟槽绝缘(STI)结构以定义第一器件区域和第二器件区域之后的截面图。图5是图4的第一示例性半导体结构在第一器件区域中形成PNP双极结型晶体管(BJT)并且在第二器件区域中形成NPN BJT之后
的截面图。图6是图5的第一示例性半导体结构在SOI衬底之上形成覆盖PNP BJT、NPN BJT、STI结构和电介质波导材料堆叠的第二电介质间隔物材料层之后的截面图。图7是图6的第一示例性半导体结构在形成延伸穿过电介质波导材料堆叠的第二沟槽以重新暴露第一沟槽的底部表面的一部分之后的截面图。图8是图7的第一示例性半导体结构在第二沟槽的底部表面上形成复合半导体种子层之后的截面图。图9是图8的第一示例性半导体结构在复合半导体种子层上形成复合半导体缓冲层之后的截面图。图10是图9的第一示例性半导体结构在形成激光二极管之后的截面图,该激光二极管包括存在于复合半导体缓冲层上的下半导体包覆层、存在于下半导体包覆层上的有源层、以及存在于第二沟槽中的有源层上的上半导体包覆层。图11是图10的第一示例性半导体结构在PNP BJT和NPN BJT的每个侧壁上形成第二电介质间隔物之后的截面图。图12是图11的第一示例性半导体结构在PNP BJT和NPN BJT的各个元件上形成金属半导体合金区域之后的截面图。图13是图12的第一示例性半导体结构在提供延伸穿过上半导体包覆层和有源层的开口以暴露下半导体包覆层的一部分的截面图。图14是图13的第一示例性半导体结构在PNP BJT、NPN BJT、第二电介质间隔物、STI结构、开口、激光二极管和电介质波导材料堆叠的剩余部分的暴露表面上形成电介质覆盖层以及在该电介质覆盖层上形成层间电介质(ILD)层之后的截面图。图15是图14的第一示例性半导体结构在形成穿过ILD层和电介质覆盖层的接触过孔结构以向PNP BJT和NPN BJT和激光二极管的各个元件提供电气接触的截面图。图16是根据本申请的第二实施例的可以由图4的第一示例性半导体结构在第一器件区域中形成包括牺牲栅极堆叠的PMOS晶体管、在第二器件区域中形成包括牺牲栅极堆叠的NMOS晶体管以及形成横向地围绕该牺牲栅极堆叠的ILD层之后得到的第二示本文档来自技高网
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【技术保护点】
一种半导体结构,包括:位于绝缘体上半导体(SOI)衬底的一部分上的至少一个电子器件,其中所述至少一个电子器件包括至少一个双极结型晶体管(BJT);以及嵌入在所述SOI衬底的另一部分内的光子器件,其中所述光子器件包括:电介质波导,包括下电介质包覆部分、存在于所述下电介质包覆部分上的核心部分、以及存在于所述核心部分上的上电介质包覆部分;以及被边缘耦合到所述电介质波导的光电器件,所述光电器件包括与所述电介质波导的所述核心部分横向对准的有源层。

【技术特征摘要】
2015.03.19 US 14/662,5901.一种半导体结构,包括:位于绝缘体上半导体(SOI)衬底的一部分上的至少一个电子器件,其中所述至少一个电子器件包括至少一个双极结型晶体管(BJT);以及嵌入在所述SOI衬底的另一部分内的光子器件,其中所述光子器件包括:电介质波导,包括下电介质包覆部分、存在于所述下电介质包覆部分上的核心部分、以及存在于所述核心部分上的上电介质包覆部分;以及被边缘耦合到所述电介质波导的光电器件,所述光电器件包括与所述电介质波导的所述核心部分横向对准的有源层。2.根据权利要求1所述的半导体结构,其中所述光电器件是激光二极管,其中所述有源层被层夹在下半导体包覆层与上半导体包覆层之间。3.根据权利要求1所述的半导体结构,其中所述至少一个BJT包括横向地接触发射极和集电极的本征基极以及存在于所述本征基极上的非本征基极,其中所述本征基极、所述发射极和所述集电极位于所述SOI衬底的顶部半导体层中并且竖直地接触所述SOI衬底的隐埋绝缘体层。4.根据权利要求3所述的半导体结构,其中所述至少一个BJT是NPN BJT,其中所述NPN BJT的所述本征基极是p型半导体区域,所述NPN BJT的所述发射极和集电极是由所述本征基极间隔开的重掺杂n型半导体区域,并且所述NPN BJT的所述非本征基极是重掺杂p型半导体区域。5.根据权利要求3所述的半导体结构,其中所述至少一个BJT是PNP BJT,其中所述PNP BJT的所述本征基极是n型半导体区域,所述PNP BJT的所述发射极和集电极是由所述本征基极间隔开的重
\t掺杂p型半导体区域,并且所述PNP BJT的所述非本征基极是重掺杂n型半导体区域。6.根据权利要求3所述的半导体结构,其中所述至少一个BJT包括互补BJT,其中所述互补BJT包括位于所述顶部半导体层的第一区域中的PNP BJT、以及位于所述顶部半导体层的第二区域中的NPN BJT。7.根据权利要求6所述的半导体结构,其中所述至少一个电子器件进一步包括互补金属氧化物半导体(CMOS)晶体管,其中所述CMOS晶体管包括:位于所述顶部半导体层的第三区域中、并且包括由第一源极/漏极区域横向地接触的第一沟道部分和存在于所述第一沟道部分上的第一栅极结构的p型金属氧化物半导体(PMOS)晶体管,以及位于所述顶部半导体层的第四区域中、并且包括由第二源极/漏极区域横向地接触的第二沟道部分和存在于所述第二沟道部分上的第二栅极结构的n型金属氧化物半导体(NMOS)晶体管。8.根据权利要求2所述的半导体结构,其中所述下半导体包覆层存在于复合半导体缓冲层上,所述复合半导体缓冲层存在于与所述SOI衬底的处理衬底的子表面接触的复合半导体种子层上。9.根据权利要求1所述的半导体结构,其中所述下电介质包覆层部分竖直地接触所述SOI衬底的所述处理衬底的所述子表面。10.根据权利要求1所述的半导体结构,其中所述SOI衬底进一步包括存在于所述SOI衬底的隐埋绝缘体层与处理衬底之间的下含锗层。11.根据权利要求10所述的半导体结构,其中所述隐埋绝缘体层是存在于所述下含锗层上的第一电介质层、存在于所述第一电介质层上的第二电介质层、以及存在于所述第二电介质层上的第三电介质层的堆叠。12.一种形成半导体结构的方法,包括:在绝缘体上半导体(SOI)衬底内形成第一沟槽,所述第一沟槽延伸通过所述SOI衬底的顶部半导体层以及所述SOI衬底的隐埋绝
\t缘体层并且延伸到所述SOI衬底的处理衬底中;在所述第一沟槽中形成电介质波导材料堆叠;在所述顶部半导体层中形成至少一个电子器件,其中所述至少一个电子器件包括至少一个双极结型晶体管(BJT);形成延伸通过所述电介质波导材料堆叠的一部分的第二沟槽,所述第二沟槽重新暴露所述第一沟槽的底部表面的一部分;在所述第一沟槽的所述底部表面的暴露的所述一部分上外延地沉积复合半导体种子层;在所述复合半导体种子层上外延地沉积复合半导体缓冲层;以及在所述第二沟槽内、在所述复合半导体缓冲层上形成光电器件。13.根据权利要求12所述的方法,其中在所述顶部半导体层中形成所述至少一个电子器件包括在所述顶部半导体层的第一器件区域中形成PNP BJT并且在所述顶部半导体层的第二器件区域中形成NPN BJT。14.根据权利要求13所述的方法,其中在所述顶部半导体层中形成所述至少一个电子器件包括:在所述顶部半导体层中形成由浅沟槽隔离(STI)结构横向地围绕的所述第一器件区域和所述第二器件区域;向所述顶部半导体层的所述第一器件区域注入n型掺杂剂以提供n型半导体区域;向所述顶部半导体层的所述第二器件区域注入p型掺杂剂以提供p型半导体区域;在所述顶部半导体层的所述第一器件区域和所述第二器件区域之上形成半导体层;对所述半导体层进行图案化以在所述...

【专利技术属性】
技术研发人员:蔡劲E·里欧班端李宁宁德雄JO·普卢查特D·K·萨达纳
申请(专利权)人:国际商业机器公司
类型:发明
国别省市:美国;US

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