一种应用于静态随机存储器的锁存型流水结构高速地址译码器制造技术

本发明专利技术公开了一种应用于静态随机存储器的锁存型流水结构高速地址译码器，能够消除预译码模块造成的译码时间损耗，同时其第二级译码模块采用本发明专利技术中提出的受时钟控制的新型译码电路结构能够有效的提高第二级译码模块的译码速度，进而提高整个地址译码器的性能。特别适用于对译码速度有特殊要求的电路中，例如高性能SRAM。

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)设计领域，尤其涉及一种应用于静态随机存储器的锁存型流水结构高速地址译码器。
技术介绍
随着科技的发展，对高速低功耗集成电路的需求与日俱增。在处理器和系统集成芯片(SoC)中SRAM的工作频率成为制约性能的主要因素。SRAM存储单元的性能主要取决于制造工艺，这已经超出了电路设计者的控制范围。因此，提高SRAM性能的方法主要集中在对SRAM外围电路的改进。地址译码器是SRAM最重要的外围电路之一，高速、稳定的地址译码器能够极大的提高SRAM的性能和可靠性。二级译码结构是SRAM设计中经常采用的结构。其基本思想是：在使能信号的控制下，地址信号输入预译码模块(即第一级译码电路)中进行译码；之后，把第一级译码的结果通过排列组合输入到第二级译码模块进行译码，最终输出字线或位线信号。采用这种结构相比于单级译码器，其极大的减少了使用的晶体管数，同时也减小了它的传输延时。现有的译码电路结构可以分为静态译码器和动态译码器，其具体结构如下：1)如图1中所示为2-4静态译码器，它是由反相器以及逻辑门组成。其缺陷在于，当输入端口超过5个时，逻辑门的寄生电容变得非常大，严重影响了译码速度。2)如图2中所示为2-4动态NOR译码器，它由预充管与下拉求值网络组成，由时钟控制预充或求值操作：当时钟下降沿来临时，将输出节点充电至高电位；当时钟上升沿来临时，预充管截止，求值网络开始工作，输出最终的译码结果。其缺陷在于，采用这种结构的动态译码器容易在输出产生毛刺从而影响译码的准确性。3)如图3中所示为3-8多米诺缓冲器结构动态或非门译码电路结构，它由动态或非门与多米诺缓冲器结合构成。当使能信号EN为低电平时，译码器不工作，这时输出节点Q为低电平。当使能信号EN为高电平时，译码器开始工作：这时若控制时钟为低电平，节点Y被充电至高电平，输出节点Q为低电平；若控制时钟为高电平，电路开始译码，输出
最终译码结果。其缺陷在于，动态功耗较大同时对控制时序的要求较高这增加了设计的复杂度。
技术实现思路
本专利技术的目的是提供一种应用于静态随机存储器的锁存型流水结构高速地址译码器，该译码器的译码速度十分的快速并且在二级译码模块工作时地址信号不再影响预译码模块的输出，该译码器能够极大的提高SRAM字线的打开速度从而提高SRAM的工作速度并且可以避免由于地址信号受到干扰而导致的误操作。本专利技术的目的是通过以下技术方案实现的：一种应用于静态随机存储器的锁存型流水结构高速地址译码器，包括：相互连接的受时钟控制的预译码模块与受时钟控制的二级译码模块；其中，所述受时钟控制的二级译码模块中包含了若干个受时钟控制的新型译码电路；所述受时钟控制的新型译码电路包括：4个输入端口：PA，PB，PC，FLOAT；1个输出端口Q；1个二输入或非门NOR0；1个二输入与非门NAND0；6个反相器：INV0，INV1，INV2，INV3，INV4，INV5；2个PMOS管：P0，P1；1个NMOS管N0；输入端PA与PB接到二输入或非门NOR0的输入端输出Y；Y接到反相器INV0的输入端输出Y’；Y’接到反相器INV1的输入端输出Y_delay，同时Y’接到NMOS管N0的源极；Y_delay接到PMOS管P1的栅极；输入端PC接到反相器INV4的输入端输出PCB；输入端FLOAT接到反相器INV3输入端输出FLOATB；PCB，FLOATB输入到二输入与非门NAND0的输入端输出Z；Z连接到反相器INV5输入端输出ZB；ZB接到NMOS管N0与PMOS管P0的栅极；PMOS管P0的源极接到电源VDD；PMOS管P0的漏极与NMOS管N0的漏极以及PMOS管P1的漏极连接在X节点，之后连接到反相器INV2的输入端输出Q；PMOS管P1的源极接到电源VDD。所述受时钟控制的预译码模块包括：输入端FLOAT，以及A<6:0>；输出端PC<1:0>、PB<7:0>，以及PA<7:0>；1个受时钟控制的地址输入模块ARD0；2个受时钟控制的3-8译码模块DEC0与DEC1；其中：输入端FLOAT连接到受时钟控制的地址输入模块ADR0、受时钟控制的3-8译码模块DEC1与DEC0的输入端FLOAT；输入端A<6:0>中的A<6>端口连接到受时钟控制的地址输入模块ADR0的输入端口A；输入端A<6:0>中的A<5:3>端口分别连接到受时钟控制的3-8译码模块DEC0的输入端口A<2:0>；输入端A<6:0>中的A<2:0>端口分别连接到受时钟控制的3-8译码模块DEC1的输入端口A<2:0>；输出端PC<1:0>中的PC<1>端口连接到受时钟控制的地址输入模块ADR0的输出端口AT；输出端PC<1:0>中的PC<0>端口连接到受时钟控制的地址输入模块ADR0的输出端口AB；输出端PB<7:0>分别对应连接受时钟控制的3-8译码模块DEC0的输出端口QB<7:0>；输出端PA<7:0>分别对应连接受时钟控制的3-8译码模块DEC1的输出端口QB<7:0>。所述受时钟控制的地址输入模块包括：输入端A与FLOAT；输出端AB与AT；反相器INV0与INV1；受控反向器CINV0；NMOS管N0与N1；PMOS管P0与P1；其中：输入端A接到PMOS管P1与NMOS管N0的栅极；输入端FLOAT接到反相器INV0的输入端输出FLOATB，同时输入端FLOAT接到NMOS管N1的栅极与受控反向器CINV0的使能端；FLOATB接到PMOS管P0的栅极；PMOS管P0的源极接到电源VDD，PMOS管P0的漏极接到PMOS管P1的源极；NMOS管N1的源极接到地VSS，NMOS管N1的漏极接到NMOS管N0的源极；PMOS管P1的漏极与NMOS管N0的漏极接在一起作为输出端AB，输出端AB接到受控反向器CINV0的输出端，输出端AB接到反相器IINV1的输入端输出AT；输出端AT还接到受控反向器CINV0的输入端。所述受时钟控制的3-8译码模块包括：输入端FLOAT，以及A<2:0>；输出端口QB<7:0>；3个受时钟控制的地址输入模块：ARD0、ARD1与ARD2；8个三输入与非门：NAND0、NAND1、NAND2、NAND3、NAND4、NAND5、NAND6与NAND7；其中：输入端A<2:0>中的A<2>端口接到受时钟控制的地址输入模块ADR2的输入端A；输入端A<2:0>中的A<1>端口接到受时钟控制的地址输入模块ADR1的输入端A；输入端A<2:0>中的A<0>端口接到受时钟控制的地址输入模块ADR0的输入端A；输入端FLOAT分别连接到受时钟控制的地址输入模块ADR2、ADR1与ADR0的输入端FLOAT；受时钟控制的地址输入模块ADR2输出AT<2>，AB<2>；受时钟控制的地址输入模块ADR1输出本文档来自技高网...

【技术保护点】
一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，包括：相互连接的受时钟控制的预译码模块与受时钟控制的二级译码模块；其中，所述受时钟控制的二级译码模块中包含了若干个受时钟控制的新型译码电路；所述受时钟控制的新型译码电路包括：4个输入端口：PA，PB，PC，FLOAT；1个输出端口Q；1个二输入或非门NOR0；1个二输入与非门NAND0；6个反相器：INV0，INV1，INV2，INV3，INV4，INV5；2个PMOS管：P0，P1；1个NMOS管N0；输入端PA与PB接到二输入或非门NOR0的输入端输出Y；Y接到反相器INV0的输入端输出Y’；Y’接到反相器INV1的输入端输出Y_delay，同时Y’接到NMOS管N0的源极；Y_delay接到PMOS管P1的栅极；输入端PC接到反相器INV4的输入端输出PCB；输入端FLOAT接到反相器INV3输入端输出FLOATB；PCB，FLOATB输入到二输入与非门NAND0的输入端输出Z；Z连接到反相器INV5输入端输出ZB；ZB接到NMOS管N0与PMOS管P0的栅极；PMOS管P0的源极接到电源VDD；PMOS管P0的漏极与NMOS管N0的漏极以及PMOS管P1的漏极连接在X节点，之后连接到反相器INV2的输入端输出Q；PMOS管P1的源极接到电源VDD。...

【技术特征摘要】
1.一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，包括：相互连接的受时钟控制的预译码模块与受时钟控制的二级译码模块；其中，所述受时钟控制的二级译码模块中包含了若干个受时钟控制的新型译码电路；所述受时钟控制的新型译码电路包括：4个输入端口：PA，PB，PC，FLOAT；1个输出端口Q；1个二输入或非门NOR0；1个二输入与非门NAND0；6个反相器：INV0，INV1，INV2，INV3，INV4，INV5；2个PMOS管：P0，P1；1个NMOS管N0；输入端PA与PB接到二输入或非门NOR0的输入端输出Y；Y接到反相器INV0的输入端输出Y’；Y’接到反相器INV1的输入端输出Y_delay，同时Y’接到NMOS管N0的源极；Y_delay接到PMOS管P1的栅极；输入端PC接到反相器INV4的输入端输出PCB；输入端FLOAT接到反相器INV3输入端输出FLOATB；PCB，FLOATB输入到二输入与非门NAND0的输入端输出Z；Z连接到反相器INV5输入端输出ZB；ZB接到NMOS管N0与PMOS管P0的栅极；PMOS管P0的源极接到电源VDD；PMOS管P0的漏极与NMOS管N0的漏极以及PMOS管P1的漏极连接在X节点，之后连接到反相器INV2的输入端输出Q；PMOS管P1的源极接到电源VDD。2.根据权利要求1所述的一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，所述受时钟控制的预译码模块包括：输入端FLOAT，以及A<6:0>；输出端PC<1:0>、PB<7:0>，以及PA<7:0>；1个受时钟控制的地址输入模块ARD0；2个受时钟控制的3-8译码模块DEC0与DEC1；其中：输入端FLOAT连接到受时钟控制的地址输入模块ADR0、受时钟控制的3-8译码模块DEC1与DEC0的输入端FLOAT；输入端A<6:0>中的A<6>端口连接到受时钟控制的地址输入模块ADR0的输入端口A；输入端A<6:0>中的A<5:3>端口分别连接到受时钟控制的3-8译码模块DEC0的输入端口A<2:0>；输入端A<6:0>中的A<2:0>端口分别连接到受时钟控制的3-8译码模块DEC1的输入端口A<2:0>；输出端PC<1:0>中的PC<1>端口连接到受时钟控制的地址输入模块ADR0的输出端口AT；输出端PC<1:0>中的PC<0>端口连接到受时钟控制的地址输入模块ADR0的输出端
\t口AB；输出端PB<7:0>分别对应连接受时钟控制的3-8译码模块DEC0的输出端口QB<7:0>；输出端PA<7:0>分别对应连接受时钟控制的3-8译码模块DEC1的输出端口QB<7:0>。3.根据权利要求2所述的一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，所述受时钟控制的地址输入模块包括：输入端A与FLOAT；输出端AB与AT；反相器INV0与INV1；受控反向器CINV0；NMOS管N0与N1；PMOS管P0与P1；其中：输入端A接到PMOS管P1与NMOS管N0的栅极；输入端FLOAT接到反相器INV0的输入端输出FLOATB，同时输入端FLOAT接到NMOS管N1的栅极与受控反向器CINV0的使能端；FLOATB接到PMOS管P0的栅极；PMOS管P0的源极接到电源VDD，PMOS管P0的漏极接到PMOS管P1的源极；NMOS管N1的源极接到地VSS，NMOS管N1的漏极接到NMOS管N0的源极；PMOS管P1的漏极与NMOS管N0的漏极接在一起作为输出端AB，输出端AB接到受控反向器CINV0的输出端，输出端AB接到反相器IINV1的输入端输出AT；输出端AT还接到受控反向器CINV0的输入端。4.根据权利要求2或3所述的一种应用于静态随机存储器的锁存型流...

【专利技术属性】
技术研发人员：张景波，吴秀龙，关立军，徐晨杰，蔺智挺，彭春雨，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34