芯片测试控制电路及其方法技术

本发明专利技术公开一种芯片测试控制电路及其方法，在IC的众多pin脚里面找到三个默认状态为输入状态的pin脚，一个默认状态为输出状态的pin脚，然后找到一个IC的按键复位pin脚，利用这些现有的IC pin脚，再配合组合逻辑模块、状态机及状态译码逻辑模块，进行测试控制，不需要设计专门的测试pin脚；不占用pin脚资源，有利于降低IC设计成本；设计了一套专用的编码/译码电路来产生各种测试模式，且测试模式之间的转换需要经过一个清零过程，不是直接转换，因此各种测试模式是安全可靠的；测试模式产生电路与IC内部功能电路之间没有关系，不会造成IC信息泄露。

【技术实现步骤摘要】

本专利技术涉及电子电路和测试
，具体涉及一种芯片测试控制电路及其方法。
技术介绍
在SoC设计中，由于系统越来越庞大，集成度越来越高，导致芯片的制造变得越来越困难。相应的，芯片良率也变得越来越低，成本也变得越来越高。那么，如何有效的提高生产良率，降低生产成本就变得非常重要了。通常在考虑芯片功能设计的同时，为芯片也设计一套测试系统，能够在芯片生产出来后及时快速的测试芯片每部分的电路是否正常生产。目前，受限于IC设计规模，IC测试变得越来越困难。通常芯片在设计时都会为IC测试设计专用的测试引脚，这些引脚只在IC测试的时候才会用到，在IC正常工作的时候这些引脚是没有用的。这样一来，就会造成IC引脚资源的浪费，甚至可能因为设计这些测试专用引脚而造成IC面积的增大，从而增加IC设计成本。更有甚者，这些IC测试引脚的存在也会带来一些风险和安全隐患。所以，设计一套既简单易用、又不会带来IC资源的浪费、也不会带来IC成本的增加的IC测试模式电路，就变得非常有意义了。
技术实现思路
本专利技术针对现有IC测试技术中存在的专用测试pin脚带来IC资源浪费以及可能的IC成本的增加这一问题，提出了一种芯片测试控制电路及其方法。本专利技术由以下技术方案实现：一种芯片测试控制电路，属于芯片自身的一部分，所述芯片包括三个默认状态为输入状态的pin脚、一个按键复位pin脚和一个上电复位信号端POR；其特征在于：该芯片测试控制电路包括组合逻辑模块、状态机及状态译码逻辑模块，所述芯片的三个默认状态为输入状态的pin脚分别复用为测试控制用的
TST_CK脚，TST_EN脚，TST_IN脚，所述芯片的一个按键复位pin脚复用为测试控制用的P_RST脚；组合逻辑模块的复位端连接所述P_RST脚，控制使能端连接所述TST_EN脚；状态机的上电复位端连接所述电复位信号端POR，信号输入端连接组合逻辑模块的信号输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚；状态译码逻辑模块的上电复位端连接所述电复位信号端POR，状态输入端连接状态机的输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚，状态机反馈信号输出端连接状态机的反馈信号输入端，至少一个测试状态使能信号输出端分别连接芯片内被测试的各功能模块。作为具体的技术方案，所述芯片的上电复位信号端POR为芯片的一个外部上电复位信号引脚。作为具体的技术方案，所述芯片的上电复位信号端POR为芯片的一个内部上电复位信号端口。作为进一步的技术方案，芯片包括一个默认状态为输出状态的pin脚，复用为测试控制用的TST_OUT脚；所述状态译码逻辑模块还具有测试控制输出端，连接芯片的所述TST_OUT脚。作为具体的技术方案，所述组合逻辑模块的具体逻辑为：当P_RST信号为1或TST_EN为1时，状态机输入信号1为一个同步逻辑清零信号，将测试模式状态机复位到初始状态；当P_RST为0，且TST_EN为0时，测试模式状态机开始根据输入TST_IN以及状态机反馈信号开始进行状态转换。作为具体的技术方案，所述状态译码逻辑模块的状态译码逻辑为：状态译码逻辑是根据状态机状态以及输入信号TST_IN，将输入的串行信号采样，得到测试模式的命令序列，然后根据命令序列的值来判断哪一种测试模式使能信号有效。一种基于上述芯片测试控制电路的测试控制方法，其特征在于，包括：当P_RST信号为低时，除状态机外，系统其他部分的电路处于复位状态；通过TST_CK引脚将外部时钟灌入，TST_EN和TST_IN则在TST_CK的上升沿被采样输入状态机；当TST_EN信号为高电平时，状态机处于IDLE状态，各测试模式信号保持不变；当TST_EN信号为低电平时，状态机通过采样TST_IN信号变化，通过不同的编码组合，产生不同的测试模式使能信号；当进入了某种测试模式后，将TST_EN信号变成高电平，然后将P_RST信号上也输入高电平，即可以开始IC功能的测试。作为进一步的技术方案，所述测试控制方法还包括在一个测试模式结束后对测试模式使能信号进行清零的控制步骤，包括两种方式：1.1、通过POR信号进行清零；1.2、通过P_RST信号以及输入特定的序列进行清零。作为具体的技术方案，所述通过POR信号对测试模式使能信号进行清零的方式，具体为：上电完成前，POR信号为低电平，表示复位状态，所有测试模式使能信号为0；上电完成之后，POR信号变成高电平，复位撤销。作为具体的技术方案，所述通过P_RST信号以及输入特定的序列对测试模式使能信号进行清零的方式，具体为：1.2a、将P_RST下拉成低电平；1.2b、将TST_EN的输入从1变成0；1.2c、从TST_IN输入特定序列；1.2d、释放P_RST，使之变成高电平。作为进一步的技术方案，所述测试控制方法还包括在不同的测试模式之间切换的控制步骤，具体为：2.1、前面一种测试模式清零；2.2、将Pin Reset(P_RST)下拉成低电平；2.3、将TST_EN的输入从1变成0；2.4、从TST_IN输入目标测试模式数据序列，新测试模式使能信号从0变成1，进入新测试模式；2.5、释放Pin Reset(P_RST)，使之变成高电平。作为进一步的技术方案，所述测试控制方法还包括通过芯片一个默认状态为输出状态的pin脚读出测试模式以验证测试模式使能信号是否正确的步骤。本专利技术的有益效果在于：利用现有的IC pin脚，不需要设计专门的测试pin脚；不占用pin脚资源，有利于降低IC设计成本；设计了一套专用的编码/译码电路来产生各种测试模式，且测试模式之间的转换需要经过一个清零过程，不是直接转换，因此各种测试模式是安全可靠的；测试模式产生电路与IC内部功能电路之间没有关系，不会造成IC信息泄露。附图说明图1为本专利技术实施例提供的芯片测试控制电路的框图。图2为本专利技术实施例提供的芯片测试控制电路中状态机的状态转换示意图。图3为本专利技术实施例提供的测试控制方法中测试模式使能信号TSTMOD产生以及输入编码的示意图。图4为本专利技术实施例提供的测试控制方法中测试模式读出过程的示意图。具体实施方式对于一颗IC来说，pin脚是实现IC功能的基础，IC的供电通过pin脚连接到外部电源，外挂设备也是通过IC的pin脚连接来实现的。在IC测试的时候，测试信号也是通过IC的pin脚来输入或输出的。而IC的pin脚一般有一个默认状态，即pin脚是默认输入状态，或默认为输出状态，或者是默认为高阻状态(既不是输入状态也不是输出状态)。对于本专利技术来说，需要在IC的众多pin脚里面找到三个默认状态为输入状态的pin脚，一个默认状态为输出状态的pin脚，然后找到一个IC的按键复位pin脚(一般的IC都会有这些pin脚)。如图1所示，本实施例提供的芯片测试控制电路，其属于芯片自身的一部分，包括组合逻辑模块、状态机及状态译码逻辑模块，所述芯片的三个默认状态为输入状态的pin脚分别复用为测试控制用的TST_CK脚，TST_EN脚，TST_IN脚，所述芯片的一个按键复位pin脚复用为测试控制用的P_RST脚，默认状态为输出状态的pin脚复用为测试控制用的TST_OUT脚。组合逻辑模块的复位端连接所述P_RST脚，控制本文档来自技高网...

【技术保护点】
一种芯片测试控制电路，属于芯片自身的一部分，所述芯片包括三个默认状态为输入状态的pin脚、一个按键复位pin脚和一个上电复位信号端POR；其特征在于：该芯片测试控制电路包括组合逻辑模块、状态机及状态译码逻辑模块，所述芯片的三个默认状态为输入状态的pin脚分别复用为测试控制用的TST_CK脚，TST_EN脚，TST_IN脚，所述芯片的一个按键复位pin脚复用为测试控制用的P_RST脚；组合逻辑模块的复位端连接所述P_RST脚，控制使能端连接所述TST_EN脚；状态机的上电复位端连接所述电复位信号端POR，信号输入端连接组合逻辑模块的信号输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚；状态译码逻辑模块的上电复位端连接所述电复位信号端POR，状态输入端连接状态机的输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚，状态机反馈信号输出端连接状态机的反馈信号输入端，至少一个测试状态使能信号输出端分别连接芯片内被测试的各功能模块。

【技术特征摘要】
1.一种芯片测试控制电路，属于芯片自身的一部分，所述芯片包括三个默认状态为输入状态的pin脚、一个按键复位pin脚和一个上电复位信号端POR；其特征在于：该芯片测试控制电路包括组合逻辑模块、状态机及状态译码逻辑模块，所述芯片的三个默认状态为输入状态的pin脚分别复用为测试控制用的TST_CK脚，TST_EN脚，TST_IN脚，所述芯片的一个按键复位pin脚复用为测试控制用的P_RST脚；组合逻辑模块的复位端连接所述P_RST脚，控制使能端连接所述TST_EN脚；状态机的上电复位端连接所述电复位信号端POR，信号输入端连接组合逻辑模块的信号输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚；状态译码逻辑模块的上电复位端连接所述电复位信号端POR，状态输入端连接状态机的输出端，数据输入端连接所述TST_IN脚，时钟输入端连接所述TST_CK脚，状态机反馈信号输出端连接状态机的反馈信号输入端，至少一个测试状态使能信号输出端分别连接芯片内被测试的各功能模块。2.根据权利要求1所述的芯片测试控制电路，其特征在于，所述芯片的上电复位信号端POR为芯片的一个外部上电复位信号引脚。3.根据权利要求1所述的芯片测试控制电路，其特征在于，所述芯片的上电复位信号端POR为芯片的一个内部上电复位信号端口。4.根据权利要求1所述的芯片测试控制电路，其特征在于，所述芯片包括一个默认状态为输出状态的pin脚，复用为测试控制用的TST_OUT脚；所述状态译码逻辑模块还具有测试控制输出端，连接芯片的所述TST_OUT脚。5.根据权利要求1至4任意一项所述的芯片测试控制电路，其特征在于，所述组合逻辑模块的具体逻辑为：当P_RST信号为1或TST_EN为1时，状态机输入信号1为一个同步逻辑清零信号，将测试模式状态机复位到初始状态；当P_RST为0，且TST_EN为0时，测试模式状态机开始根据输入TST_IN以及状态机反馈信号开始进行状态转换。6.根据权利要求1至4任意一项所述的芯片测试控制电路，其特征在于，所述状态译码逻辑模块的状态译码逻辑为：状态译码逻辑是根据状态机状态以及输入信号TST_IN，将输入的串行信号采样，得到测试模式的命令序列，然后
\t根据命令序列的值来判断...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：珠海市一微半导体有限公司，
类型：发明
国别省市：广东;44