半导体装置和存储器系统制造方法及图纸

一种半导体装置，包括基板和搭载于该基板的多个非易失性半导体存储器，基板具有第1主面和朝向与第1主面相反侧的第2主面，并包括：第1布线层，其设置于第1主面，搭载多个非易失性半导体存储器；第2布线层，其设置于第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比基板的层构造的中心线靠第1主面侧的布线层以及第1布线层的布线密度的平均值即第1平均值与形成在比基板的层构造的中心线靠第2主面侧的布线层以及第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，作为内层而形成的多个布线层中的至少1个布线层的布线密度为80％以上。

【技术实现步骤摘要】
本申请是于2012年3月1日提交的申请号为201210052225.2、名称为“半导体存储器系统”的专利申请的分案申请。关联申请本申请享受2011年3月16日申请的日本申请专利编号2011-058140的优先权的利益，该日本专利申请的全部内容在本申请中援用。
一般地，本实施方式涉及半导体装置和存储器系统。
技术介绍
以前，在形成连接器的基板上，使用装载NAND闪存等的非易失性半导体存储元件的半导体存储器系统。而且，在半导体存储器系统中，除了非易失性半导体存储元件，还装载易失性半导体存储元件、控制非易失性半导体存储元件及易失性半导体存储元件的控制器。这样的半导体存储器系统存在根据其使用环境和规格等制约基板的形状、大小的情况，例如，存在使用在俯视时呈长方形形状的基板的情况。而且，由于近几年的半导体存储器系统的小型化的要求，基板倾向于薄型化。由此，在用薄型化的长方形形状的基板时，要求抑制基板的弯曲。
技术实现思路
本专利技术的实施方式提供了当使用在俯视时为长方形形状的基板时能抑制基板的弯曲的半导体装置。一种半导体装置，其中，包括基板和搭载于该基板的多个非易失性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80％以上。一种存储器系统，其中，包括：具备连接器的基板、搭载于所述基板的多个非易失性半导体存储器、以及与所述连接器连接的计算机，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80％以上。一种半导体装置，其中，包括：具备能够连接于计算机的连接器的基板、搭载于所述基板的与所述连接器电连接的驱动控制电路、以及由该驱动控制电路控制的多个非易失性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1
布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中至少1个所述布线层的布线密度为80％以上，所述驱动控制电路被搭载于所述基板的所述第1主面。根据实施方式，提供一种包括基板、非易失性半导体存储元件、粘结部的半导体存储器系统。基板采用形成有布线图形的多层的构造，在俯视时呈大致长方形形状。非易失性半导体存储元件在基板表面层侧沿着长边方向排列设置。粘结部使非易失性半导体存储元件的表面露出，同时被填充在非易失性半导体存储元件之间的间隙、以及非易失性半导体存储元件和基板的间隙。根据本专利技术的实施方式，提供了当使用在俯视时为长方形形状的基板时能抑制基板的弯曲的半导体装置。附图说明图1是显示第1实施方式涉及的半导体存储器系统的构成例的方块图。图2A是显示半导体存储器系统的概略构成的平面图。图2B是显示作为其他的例子的半导体存储器系统的概略构成的平面图。图3A是图2A显示的半导体存储器系统侧面图。图3B是图2B显示的半导体存储器系统侧面图。图4是显示基板的层构成的图。图5是显示基板的各层的布线密度的图。图6是显示在基板的背面层(第8层)形成的布线图形的图。图7是显示作为比较例的基板的各层的布线密度的图。图8是用于说明在基板背面层(第8层)形成的布线图形的线宽度和间隔的图。图9是显示在NAND存储器的间隙被填充的粘结部的图。图10是显示在基板的第7层形成的缝隙的图。图11是显示第2实施方式涉及的半导体存储器系统具备的基板的层构成的图。图12是第3实施方式涉及的半导体存储器系统的搬送方法中使用的保持部件的外观透视图。图13是显示如图12所示的保持部件在箱子中被收纳的状态的断面图。图14是第3实施方式的变形例涉及的保持部件的正面图。图15是显示打开如图14所示的保持部件的可动部的状态的图。图16是显示SATA接口的构成例的图。具体实施方式以下参照附图，详细地说明实施方式涉及的半导体存储器系统。另外，本专利技术不限定于这些实施方式。图1是显示第1实施方式涉及的半导体存储器系统的构成例的方块图。半导体存储器系统100经由SATA接口(ATA I/F)2等的存储器连接接口与个人计算机或者CPU内核等的主机装置(以下，简称为主机)1连接，用作主机1的外部存储器。作为主机1，可列举出个人计算机的CPU，静态相机、摄像机等的成像装置的CPU等。而且，半导体存储器系统100经由RS232C接口(RS232C I/F)等的通信接口3在调试用机器200间能发送接收数据。半导体存储器系统100具备作为非易失性半导体存储元件(元件)的NAND型闪存(以下，简称为NAND存储器)10、作为控制器的驱动控制电路(元件)4、作为可进行比NAND存储器10高速的存储操作的易失性半导体存储元件(元件)的DRAM20、电源电路5、状态显示用的LED6、检测驱动内部的温度的温度传感器7。温度传感器7例如直接或间接地测定NAND存储器10的温度。驱动控制电路4，在由温度传感器7的测定结果变为预定的温度以上时，限制向NAND存储器10的信息的写入等，抑制其以上的温度上升。另外，作为非易失性半导体存储元件，可以用层叠型NAND型闪存、ReRAM(电阻变化式存储器)。而且，作为易失性半导体存储元件，可以用MRAM(磁阻存储器)。MRAM可以具有用于抑制磁向内部的侵入的磁屏蔽部。而且，MRAM自身没有磁屏蔽部时，可以设置覆盖MRAM、NAND存储器10的周围而抑制磁的侵入的封装(未图示)。电源电路5从由主机1侧的电源电路供给的外部直流电源生成多个不相同的内部直流电源电压，向半导体存储器系统100内的各电路供给这些内部直流电源电压。而且，电源电路5检测外部电源的上升，生成上电复位(power-on reset)信号，向驱动控制电路4供给。图2A是显示半导体存储器系本文档来自技高网...

【技术保护点】
一种半导体装置，其中，包括基板和搭载于该基板的多个非易失性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80％以上。

【技术特征摘要】
2011.03.16 JP 2011-0581401.一种半导体装置，其中，包括基板和搭载于该基板的多个非易失性半导体存储器，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80％以上。2.根据权利要求1所记载的半导体装置，其中，所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第1布线层相对的第3布线层的布线密度为80％以上。3.根据权利要求2所记载的半导体装置，其中，所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第4布线层以及所述第1布线层是用于收发信号的信号层。4.根据权利要求1所记载的半导体装置，其中，所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第2布线层相对的第5布线层的布线密度为80％以上。5.根据权利要求1所记载的半导体装置，其中，所述作为内层而形成的多个布线层中的至少1个所述布线层是用于收
\t发信号的信号层，所述信号层隔着绝缘层而分别与所述布线层中的布线密度为80％以上的第6布线层以及第7布线层相对。6.根据权利要求1所记载的半导体装置，其中，所述第1平均值和所述第2平均值均为60％以上，所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布线层的布线密度的差的绝对值即第2值比所述第1值大。7.根据权利要求2所记载的半导体装置，其中，所述作为内层而形成的多个布线层中的隔着绝缘层而与所述第3布线层相对的第4布线层的布线密度比所述第1平均值小。8.根据权利要求2所记载的半导体装置，其中，所述作为内层而形成的多个布线层中的与隔着绝缘层而与所述第2布线层相对的第5布线层隔着绝缘层相对的第8布线层的布线密度比所述第2平均值小。9.根据权利要求8所记载的半导体装置，其中，所述第1平均值和所述第2平均值均为60％以上，所述第2平均值比所述第1平均值大，所述第2布线层的布线密度比所述第2平均值小，作为所述内层而形成的多个布线层中的隔着绝缘层而与所述第8布线层相对的第9布线层的布线密度为80％以上。10.根据权利要求1所记载的半导体装置，其中，所述第1布线层的表面由阻焊剂覆盖。11.根据权利要求1所记载的半导体装置，其中，所述第2布线层的表面由阻焊剂覆盖。12.根据权利要求1所记载的半导体装置，其中，所述非易失性半导体存储器为NAND型闪存。13.根据权利要求12所记载的半导体装置，其中，在所述基板的所述第1布线层侧，搭载有4个NAND型闪存。14.根据权利要求1所记载的半导体装置，其中，所述基板在俯视时呈大致长方形形状。15.根据权利要求1所记载的半导体装置，其中，所述第1布线层、所述第2布线层以及作为所述内层而形成的多个布线层由8层布线层构成，所述8层布线层中的4层为用于收发信号的信号层，剩余的4层为包括接地线或电源线的布线层。16.一种存储器系统，其中，包括：具备连接器的基板、搭载于所述基板的多个非易失性半导体存储器、以及与所述连接器连接的计算机，所述基板具有第1主面和朝向与所述第1主面相反侧的第2主面，并包括：第1布线层，其设置于所述第1主面，搭载所述多个非易失性半导体存储器；第2布线层，其设置于所述第2主面；作为内层而形成的多个布线层；以及多个绝缘层，其分别设置于这些布线层之间，形成在比所述基板的层构造的中心线靠所述第1主面侧的所述布线层以及所述第1布线层的布线密度的平均值即第1平均值与形成在比所述基板的层构造的中心线靠所述第2主面侧的所述布线层以及所述第2布线层的布线密度的平均值即第2平均值的差的绝对值即第1值为7.5％以下，所述作为内层而形成的多个布线层中的至少1个所述布线层的布线密度为80％以上。17.根据权利要求16所记载的存储器系统，其中，所述第1平均值和所述第2平均值均为60％以上，所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的
\t中心线靠所述第1主面侧并最接近所述中心线的所述布线层的布线密度与所述作为内层而形成的多个布线层中的形成在比所述基板的层构造的中心线靠所述第2主面侧并最接近所述中心线的所述布线层的布线密度的差的绝对值即第2值比所述第1值大。18.根据权利要求16所记载的存储器系统，其中，所述非易失性半导体存储器为NAND型闪存。19.根据权利要求1...

【专利技术属性】
技术研发人员：增渕勇人，木村直树，松本学，森本丰太，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP