测试系统、试验装置制造方法及图纸

本发明专利技术提供一种能够容易地与最新的半导体器件对应、以及/或者能够抑制成本的上升的测试系统。至少一个通用服务器(110)经由以太网(注册商标)与PE模块(120)连接。PE模块(120)的控制部(130)对PE电路(122)及多个失败存储器(124)进行实时控制，并且暂时保持多个失败存储器(124)的失败信息，在进行数据处理之后向通用服务器(110)进行传输。通用服务器(110)以基于来自PE模块(120)的数据进行DUT(202)的冗余救济分析的方式而进行程序控制。

【技术实现步骤摘要】

本专利技术涉及对存储器等半导体器件进行试验的试验装置。
技术介绍
以DRAM为主的存储器按照一定的概率产生存储单元的不良。若因一部分单元的不良而将存储器整体作为不良，则成品率显著降低，因此在存储器中安装有能够与不良单元进行置换的冗余电路。试验装置对存储器进行试验，并生成存储单元的阵列的好坏的判定结果(失败信息)，存放在失败存储器中。然后试验装置基于失败信息求出冗余救济解。之后，根据冗余救济解进行激光修复。图1是本专利技术人们研究过的具备试验装置500的试验系统的框图。试验系统600具备对DUT602进行试验的试验装置500、EWS(Engineering Work Station：工程师工作站)604、以及集线器606。EWS604通过执行测试程序集中控制试验装置500整体。在EWS604中汇集试验结果等各种数据。EWS604和试验装置500经由集线器606及千兆以太网(注册商标)等高速的总线进行连接。试验装置500同时并行地对多个DUT(被试验器件)602进行试验，进行通过失败判定以及求出冗余救济解的运算处理。试验装置500具备多个CPU(Central Processing Unit：中央处理单元)板510和多个PE(Pin Electronics：引脚电子)板520。一个PE板520被构成为能够测定多个(例如12个)DUT602。在PE板520上安装有多个PE电路522、多个失败存储器524、MRA接口526以及测试处理器528。测试处理器528控制搭载在相同PE板520上的PE电路522。PE电路522与多个DUT602相关联。PE电路522基于测试处理器528的控制，产生测试模式并供给至DUT602。在作为存储器的DUT602中写入与测试模式相对应的
数据。PE电路522读取写入到DUT602的数据，并将其与预期值数据进行比较，获取表示比较结果的失败信息。PE电路522例如包括定时发生器、模式发生器、波形整形器、模式比较器等。PE电路522可以构成为在一个半导体芯片上集成化的功能LSI。由PE电路522生成的失败信息被写入至失败存储器524。失败存储器524包括FAM(Fail Address Map：失败地址映射)、FBM(Fail Bit Map：失败比特映射)。在一个CPU板510上能够连接有多个(例如最多8个)PE板520。CPU板510和PE板520之间经由多千兆的高速I/F进行连接。CPU板510具备多个RCPU(Repair CPU：修复CPU)512和测试处理器514。CPU板510和PE板520经由一对收发器540A、540B及总线530进行连接。CPU板510的测试处理器514经由总线532分别与多个PE板520的测试处理器528连接。总线532具有1Gbps左右的频带，经由该总线530对PE板520进行实时控制。各RCPU512与多个(例如2个)PE板520相对应。例如第一RCPU512_1与两个PE板520_1、520_2相对应，并被分配给搭载于它们的6个失败存储器524。RCPU512实时控制所对应的6个失败存储器524。另外，RCPU512接收来自各失败存储器524的失败信息，并运算救济解。第二RCPU512_2被分配给搭载于另外2个PE板520的6个失败存储器524。关于其他RCPU512也是同样的。具体而言，RCPU512_1和MRA接口526经由收发器540A、540B及总线534进行连接。MRA接口526对多个(例如三个)失败存储器524进行监视，当建立表示完成规定的单位(例如一个DUT)的失败信息的收集的标志时，将失败信息经由总线532传输至所对应的RCPU512。总线532与1个失败存储器相对应，每个失败存储器的平均带宽为1Gbps左右。RCPU512基于从MRA接口526发送的失败信息，进行求出救济解的运算处理(称为RA处理)。在图1的试验装置500的构造中，RCPU512进行失败存储器524的控制(还称为FM控制)和RA处理这两种处理。FM控制要求实时性、即高速性，另一
方面RA处理需要较长的运算时间。以往，需要以满足RA处理和FM控制的规格的方式开发CPU板510。另外，关于CPU板510和PE板520之间的接口，也需要设计成满足所要求性能。在图1的例子中，测试处理器(TP)之间的传送需要合计8Gbps，RCPU512侧的传送要求合计6Gbps。现有技术文献专利文献专利文献1：日本特开2006-114149号公报专利文献2：日本特开2000-306395号公报专利文献3：日本特开2007-80422号公报专利文献4：日本国际公开第10/064312A1号小册子
技术实现思路
本专利技术要解决的问题本专利技术人们研究了图1的试验装置500的结果，意识到了以下的问题。一个RCPU512的运算量根据应该处理的DUT602的数量而增减。因而，需要将RCPU512的运算处理能力设计成在最多地集中了负载的状态下(即DUT的数量较多的状态)，在现实性的时间内完成RA处理，但这可能成为CPU的高成本化的主要原因。另外，这样设计的RCPU512的运算处理能力在负载较轻的状态下(DUT的数量较少的状况)明显变成超规格。另外，在CPU板510和PE板520之间的接口需要数Gbps的频带，并需要采用以满足规格的方式专门设计的收发器540A、540B及总线530。每隔2～3年DUT的性能提高，由此失败信息的数据量也在增大，因此，该CPU板510和PE板520之间的接口不可回避较大的设计改变，纠缠开发期间的长期化、高成本化这种问题。在开发新时代的试验装置时能够使用的CPU不一定构成为与之前的时代中所使用的CPU相同的构造，有时也存在缺乏互换性的情况。在该情况下，CPU的代替可能性的验证需要庞大的劳力。而且，若CPU板510的开发变成长期化，则设计开始时期和产品发布时期的延时变长。一般而言，设计开发时基于设计规格选择CPU等部件。因而最初选定的CPU在发布时期变成一个时代之前的CPU，CPU可能成为瓶颈。近几年，伴随着半导体器件的高速化、大容量化，试验装置500应该处理的数据量走向增大之路，若想利用以往的试验装置500的构造来对应最先进的半导体器件，则导致其成本变得非常高。本专利技术的某个方案是鉴于该问题而完成的，其例示的目的之一是提供一种能够容易与最新的半导体器件对应、以及/或者能够抑制成本的上升的测试系统。用于解决问题的技术方案在本专利技术的某个方案的测试系统中，由设置在失败存储器的引脚电子模块侧的最近地方的控制部来进行被要求实时性的失败存储器的控制(FM控制)。另外，关于基于失败信息的冗余救济分析(RA)处理，在将失败信息传输到通用服务器之后，由通用服务器进行。引脚电子模块和通用服务器通过不需要特殊的驱动器等的以太网进行连接。更具体而言，本专利技术的某个方案的测试系统具备引脚电子模块、和经由以太网(注册商标)与引脚电子模块连接的至少一个通用服务器。引脚电子模块具备：引脚电子电路，其获取被试验器件的失败信息；多个失败存储器，其存放失败信息；以及控制部，其对引脚电子电路及多个失败存储器进行实时控制，并且暂时保持多个失败存储器的失败信息，在进行数据处理之后向通用服务本文档来自技高网...

【技术保护点】
一种测试系统，其特征在于，具备：引脚电子模块；以及至少一个通用服务器，其经由以太网与所述引脚电子模块连接，所述引脚电子模块具备：引脚电子电路，其获取被试验器件的失败信息；多个失败存储器，其存放所述失败信息；以及控制部，其对所述引脚电子电路及所述多个失败存储器进行实时控制，并且暂时保持所述多个失败存储器的所述失败信息，在进行数据处理之后向所述通用服务器进行传输，所述通用服务器以基于来自所述引脚电子模块的数据进行所述被试验器件的冗余救济分析的方式而进行程序控制。

【技术特征摘要】
2015.08.17 US 14/827,7431.一种测试系统，其特征在于，具备：引脚电子模块；以及至少一个通用服务器，其经由以太网与所述引脚电子模块连接，所述引脚电子模块具备：引脚电子电路，其获取被试验器件的失败信息；多个失败存储器，其存放所述失败信息；以及控制部，其对所述引脚电子电路及所述多个失败存储器进行实时控制，并且暂时保持所述多个失败存储器的所述失败信息，在进行数据处理之后向所述通用服务器进行传输，所述通用服务器以基于来自所述引脚电子模块的数据进行所述被试验器件的冗余救济分析的方式而进行程序控制。2.根据权利要求1所述的测试系统，其特征在于，所述通用服务器是刀片服务器。3.根据权利要求1或2所述的测试系统，其特征在于，所述控制部具备：存储器，其临时性存放所述失败信息；以及第一处理器，其处理存放在所述存储器的失败信息，并经由所述以太网向所述通用服务器进行供给。4.根据权利要求3所述的测试系统，其特征在于，所述控制部还具备第二处理器，该第二处理器将所述失败信息从所述多个失败存储器传输至所述存储器。5.根据权利要求4所述的测试系统，其特征在于，所述第二处理器包括可编程逻辑器件。6.根据权利要求1或2所述的测试系统，其特征在于，构成为根据所述引脚电子模块的规模而能够增设所述通用服务器。7.根据...

【专利技术属性】
技术研发人员：小杉真章，大黑贵司，坂本满祐，藤井俊朗，本间尚宏，大森秀人，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：日本;JP