一种数字集群通信设备时钟数据恢复电路制造技术

本实用新型专利技术公开了一种数字集群通信设备时钟数据恢复电路，包括锁相环电路、数据空间过采样电路、边沿检测电路、判决电路、时钟恢复电路、时钟分频电路和SerDes电路，锁相环电路的输入端连接外部时钟，输出端连接至数据空间过采样电路的第二输入端和时钟恢复电路的输入端；数据空间过采样电路的第一输入端与输入数据连接，第一输出端连接至边沿检测电路的输入端，第二输出端连接至判决电路第一输入端；边沿检测电路输出端连接至判决电路第二输入端；判决电路的输出端连接至SerDes电路的第一输入端；时钟恢复电路的输出端连接至时钟分频电路的输入端；时钟分频电路的输出端连接至SerDes电路的第二输入端。

【技术实现步骤摘要】

本技术涉及时钟数据恢复电路，特别涉及一种数字集群通信设备时钟数据恢复电路。
技术介绍
由于数字集群系统通信对带宽的需求迅猛增长，促使一系列基于差分、源同步、CDR(时钟数据恢复)等先进技术的互联方式应运而生。在高速率的接口设计中，由于采用含有源同步的差分串行传输方式(如LVDS、LVPECL等)，传输过程中时钟和数据分别发送，各信号瞬时抖动不一致，从而破坏了接收数据与时钟之间的定时关系。
技术实现思路
本技术的目的在于克服现有技术之不足，提供一种数字集群通信设备时钟数据恢复电路。本技术解决其技术问题所采用的技术方案是：一种数字集群通信设备时钟数据恢复电路，包括：用于产生等间隔的同频时钟信号的锁相环电路；用于对输入数据信号进行过采样的数据空间过采样电路；用于监测数据跳变沿的边沿检测电路；用于判定最佳采样点的判决电路；用于选择出最佳采样时钟作为恢复时钟的时钟恢复电路；用于对恢复时钟进行分频的时钟分频电路和用于串并转换的SerDes电路；所述锁相环电路的输入端连接外部参考时钟，输出端连接至数据空间过采样电路的第二输入端和时钟恢复电路的输入端；数据空间过采样电路的第一输入端与输入数据连接，第一输出端连接至边沿检测电路的输入端，第二输出端连接至判决电路第一输入端；所述边沿检测电路输出端连接至判决电路第二输入端；所述判决电路的输出端连接至SerDes电路的第一输入端；所述时钟恢复电路的输出端连接至时钟分频电路的输入端；所述时钟分频电路的输出端连接至SerDes电路的第二输入端。一实施例之中，所述锁相环电路输出8个相位等间隔的同频时钟信号到数据空间过采样电路和时钟恢复电路。一实施例之中，所述边沿检测电路中包括3个8位移位寄存器分别用来存储8路采样数
据的连续3比特。一实施例之中，所述判决电路包括8路加法器、8路比较器和8路选择器；所述8路加法器的输入端连接边沿检测的输出端，输出端连接至8路比较器的输入端；所述8路比较器的输出端连接至8路选择器的输入端。本技术提供的技术方案带来的有益效果是：锁相环电路生成8个等相位差的同频时钟对数据进行空间过采样，边沿检测电路对数据跳变沿次数以3个字节为一个统计窗口进行计数，判决电路选择离最大计数值最远的那个时钟作为恢复出来的时钟，串并转换SerDes电路用恢复出来的时钟去采样数据得到恢复出来的数据，能够快速准确的恢复出时钟和数据。以下结合附图及实施例对本技术作进一步详细说明，但本技术的一种数字集群通信设备时钟数据恢复电路不局限于实施例。附图说明图1为本技术的电路框图；图2为本技术的边沿检测电路和判决电路的电路框图。具体实施方式参见图1，一种数字集群通信设备时钟数据恢复电路，包括：锁相环电路101，其输入端电路连接外部参考时钟，提供n个相位等间隔的同频时钟信号；数据空间过采样电路102，其第二输入端连接所述锁相环电路101，接收并使用锁相环电路101提供的时钟信号对第一输入端的输入数据信号进行过采样；边沿检测电路103，其输入端连接所述数据空间过采样电路102，对数据空间过采样电路102输出数据的相应位依次两两异或以完成边沿检测，其中第一组数据要与上一次采样数据的最后一组的相应位进行异或运算，连续一个统计窗口；判决电路104，其第一输入端连接所述数据空间过采样电路102，第二输入端连接所述边沿检测电路103，将边沿检测电路103送入的异或结果使用计数器分组累加，对加法运算结果进行比较，选出数值最大的计数器所对应的时刻送入时钟恢复电路106；所述判决电路104还用于从接收到的数据空间过采样电路102输出数据中选出恢复数据送入串并转换SerDes电路107；时钟恢复电路105，其输入端连接所述锁相环电路101，接收并使用锁相环电路101提
供的时钟信号并选择出最佳采样时钟作为恢复时钟；时钟分频电路106，其输入端电路连接所述时钟恢复电路105，将恢复时钟进行分频，分频后时钟在串并转换SerDes电路107中对恢复数据进行同步；SerDes电路107，其第一输入端连接判决电路104输出端，第二输入端连接时钟分频电路106，输出并行恢复数据。本实施例中，接收端接收的串行码流被送入数据空间过采样电路102，由FPGA内部自带锁相环提供的8个同频率等相差的时钟clk0，clk45，clk90，clk135，clk180，clk225，clk270，clk315，采样获取连续8个时刻的采样数据，得到的采样数据依次存放在data0，data1，data2，data3，data4，data5，data6，data7中，即相当于在一个采样周期里获得8倍于输入速率的数据。将采样数据data0，data1，data2，data3，data4，data5，data6，data7送入边沿检测电路103，依次两两异或比较，其中data7与下一比特的data0相比较，连续一个窗口(3个字节)。每一位采样数据对应一个计数器，记录数据跳变次数。当一个窗口比较结束后，选出8个计数器中数值最大的，所对应的采样时钟即是数据变化时刻的位置。具体的，统计窗口的上限W_max可以表示为：其中fd表示输入码流的频率，N表示采样倍频次数，Δfmax表示参考时钟的最大频差。可见，误码率还受到采样倍频次数N的影响。N取值越大，静态相位误差越小，系统的误码性能更好。所以，通过对时钟数据恢复电路性能的总体考虑，本实施例中，采取统计窗口为3个字节。参见图2，本实施例中，由于串行数据是连续输入的，因此需要更多的寄存器来缓冲，我们定义3个8位的移位寄存器p_buffer、c_buffer和n_buffer分别来存储8路采样数据的连续3比特(上个比特，当前比特和下个比特)。本实施例中，当边沿检测电路检测到数据跳变沿时，选择离该时刻最远的那个时刻作为采样数据的最佳时刻。在边沿检测电路中，数值最大的那个计数器所对应的时刻即是数据跳变沿时刻，通过加4模8的算法能选择出离该时刻最远的那个时刻，也就是最佳采样时刻。时钟的上升沿在最接近数据眼图的中央采样，降低误码率。本技术提供的技术方案带来的有益效果是：由锁相环电路生成8个等相位差的同频时钟对数据进行空间过采样，边沿检测电路对数据跳变沿次数以3个字节为一个统计窗口进
行计数，判决电路选择离最大计数值最远的那个时钟作为恢复出来的时钟，串并转换SerDes电路用恢复出来的时钟去采样数据得到恢复出来的数据，能够快速准确的恢复出时钟和数据。以上所述仅为本技术的较佳实施例，并不用以限制本技术，凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
一种数字集群通信设备时钟数据恢复电路，其特征在于，包括：用于产生等间隔的同频时钟信号的锁相环电路；用于对输入数据信号进行过采样的数据空间过采样电路；用于监测数据跳变沿的边沿检测电路；用于判定最佳采样点的判决电路；用于选择出最佳采样时钟作为恢复时钟的时钟恢复电路；用于对恢复时钟进行分频的时钟分频电路和用于串并转换的SerDes电路；所述锁相环电路的输入端连接外部参考时钟，输出端连接至数据空间过采样电路的第二输入端和时钟恢复电路的输入端；数据空间过采样电路的第一输入端与输入数据连接，第一输出端连接至边沿检测电路的输入端，第二输出端连接至判决电路第一输入端；所述边沿检测电路输出端连接至判决电路第二输入端；所述判决电路的输出端连接至SerDes电路的第一输入端；所述时钟恢复电路的输出端连接至时钟分频电路的输入端；所述时钟分频电路的输出端连接至SerDes电路的第二输入端。

【技术特征摘要】
1.一种数字集群通信设备时钟数据恢复电路，其特征在于，包括：用于产生等间隔的同频时钟信号的锁相环电路；用于对输入数据信号进行过采样的数据空间过采样电路；用于监测数据跳变沿的边沿检测电路；用于判定最佳采样点的判决电路；用于选择出最佳采样时钟作为恢复时钟的时钟恢复电路；用于对恢复时钟进行分频的时钟分频电路和用于串并转换的SerDes电路；所述锁相环电路的输入端连接外部参考时钟，输出端连接至数据空间过采样电路的第二输入端和时钟恢复电路的输入端；数据空间过采样电路的第一输入端与输入数据连接，第一输出端连接至边沿检测电路的输入端，第二输出端连接至判决电路第一输入端；所述边沿检测电路输出端连接至判决电路第二输入端；所述判决电路的输出端连接至...

【专利技术属性】
技术研发人员：杨伟民，
申请(专利权)人：福建先创通信有限公司，
类型：新型
国别省市：福建;35