全同步独立2.048Mb/s信号正码速调整装置制造方法及图纸

本实用新型专利技术公开了一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块，复接模块包括缓存器、复接使能发生器、复接码速调整控制电路、插入码控制电路、合路器；分接模块包括帧同步头检测电路、分接使能发生器、分路器、插入码扣除控制电路、使能平滑电路和分接码速调整控制电路。复接使能发生器产生码速调整需要的时序信号，16路基群信号各自经插入码控制电路调整，变为2.112Mbit/s的同步码流，合路器按位复用，循环读取16路码流，并在每帧开头插入帧定位信号，输出33.792MHbit/s的标准二次群。本装置用于调整各低次群系统的数码率使其同步，对数据敏感性小，抗抖动强，电路稳定。

【技术实现步骤摘要】

本技术涉及数字复接
，特别涉及一种全同步独立2.048Mb/s信号正码速调整装置。
技术介绍
几个低次群数字信号复接成高次群数字信号时，如果各个低次群(例如PCM30/32系统)的时钟是各自产生的，即使它们的标称数码率相同，都是2048kbit/s，但它们的瞬时数码率也可能不同，因为各个支路的晶体振荡器的振荡频率不可能完全相同(CCITT规定PCM30/32系统的瞬时数码率在2048kbit/s+100bit/s)，几个低次群复接后的数码就会产生重叠或错位。这样复接合成后的数字信号流，在接收端是无法分接恢复成原来的低次群信号的。因此，数码率不同的低次群信号是不能直接复接的，为此，在复接前要使各低次群的数码率同步，同时使复接后的数码率符合高次群帧结构的要求。
技术实现思路
本技术的目的在于提出一种全同步独立2.048Mb/s信号正码速调整装置，用于调整各低次群系统的数码率使其同步，对数据敏感性小，抗抖动强，电路稳定。本技术解决其技术问题所采用的技术方案是：一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块，所述复接模块的输出连接到分接模块的输入，所述复接模块包括：用于接收和存储输入数据的缓存器；用于产生码速调整时序信号的复接使能发生器；用于产生码速调整控制信号的复接码速调整控制电路；用于产生2.112Mbit/s同步码流的插入码控制电路和用于产生33.792MHbit/s标准二次群数据信号的合路器；所述缓存器的输入端分别与输入数据、写使能和插入码控制电路输出端连接，输出端连接到所述插入码控制电路的输入端；所述复接使能发生器的输入端连接系统时钟，输出端连接到所述插入码控制电路的输入端；所述复接码速调整控制电路的输入端分别与写使能和插入码控制电路的输出端连接，输出端连接到插入码控制电路输入端；所述合路器的输入端与插入码控制电路的输出端连接，输出端连接到分接模块的输入端。所述分接模块包括：用于捕获帧定位信号和产生使能信号的帧同步头检测电路；用于产生码速调整时序信号的分接使能发生器；用于分离二次群数据信号的分路器；用于扣除复接时插入码流的插入码扣除控制电路；用于产生不同频率读使能的使能平滑电路和用于恢复出标准E1信号的分接码速调整控制电路；所述帧同步头检测电路的输入端与复接模块的输出端连接，输出端分别连接到分路器、分接使能发生器、插入码扣除控制电路和使能平滑电路的输入端；所述分接使能发生器的输入端还与系统时钟连接，输出端连接到插入码扣除控制电路的输入端；所述分路器的输入端还与复接模块的输出端连接，输出端连接至插入码扣除控制电路的和分接码速调整控制电路的输入端；插入码扣除控制电路的输出端连接至使能平滑电路和分接码速调整控制电路的输入端；使能平滑电路的输出端连接至分接码速调整控制电路的输入端。一实施例之中：所述缓存器的第一输入端与输入数据连接，第二输入端与写使能连接，第三输入端与插入码控制电路第一输出端连接，输出端连接到所述插入码控制电路的第二输入端；所述复接使能发生器的第一输出端连接到插码控制电路的第三输入端，第二输出端连接到插码控制电路的第四输入端，第三输出端连接到插码控制电路的第五输入端，第四输出端连接到插码控制电路的第六输入端；所述复接码速调整控制电路的第一输入端与写使能连接，第二输入端与插入码控制电路的第一输出端连接，输出端连接到插入码控制电路的第一输入端；所述插入码控制电路的第二输出端连接到合路器的对应分路的输入端。一实施例之中：所述帧同步头检测电路的第一输出端连接到分路器的第二输入端，第二输出端连接至分接使能发生器的第二输入端、插入码扣除控制电路第二输入端和使能平滑电路第二输入端；所述分接使能发生器的第一输入端与时钟连接，第一输出端连接到插入码扣除控制电路第三输入端，第二输出端连接到插入码扣除控制电路第四输入端，第三输出端连接到插入码扣除控制电路第五输入端，第四输出端连接到插入码扣除控制电路第六输入端；所述分路器的第一输入端与复接模块的输出端连接，输出端连接至插入码扣除控制电路的第一输入端和分接码速调整控制电路的第二输入端；插入码扣除控制电路的输出端连接至使能平滑电路第一输入端和分接码速调整控制电路第一输入端；使能平滑电路的输出端连接至分接码速调整控制电路的第三输入端。一实施例之中：所述复接使能发生器的输入端和分接使能发生器第一输入端分别与33.792MHz的系统时钟连接。本技术提供的技术方案带来的有益效果是：用于调整各低次群系统的数码率使其同步，对数据敏感性小，抗抖动强，电路稳定。以下结合附图及实施例对本技术作进一步详细说明，但本技术的一种全同步独 立2.048Mb/s信号正码速调整装置不局限于实施例。附图说明图1为本技术复接模块的电路框图；图2为本技术分接模块的电路框图；图3为本技术门限值时序图。具体实施方式本技术的一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块，参见图1，所述复接模块包括缓存器11、复接使能发生器12、复接码速调整控制电路13、插入码控制电路14、合路器15。所述缓存器11的第一输入端与输入数据连接，第二输入端与写使能连接，第三输入端与插入码控制电路14第一输出端连接，输出端连接到所述插入码控制电路14的第二输入端；所述复接使能发生器12的第一输出端连接到插码控制电路14的第三输入端，第二输出端连接到插码控制电路14的第四输入端，第三输出端连接到插码控制电路14的第五输入端，第四输出端连接到插码控制电路14的第六输入端；所述复接码速调整控制电路13的第一输入端与写使能连接，第二输入端与插入码控制电路14的第一输出端连接，输出端连接到插入码控制电路14的第一输入端；所述插入码控制电路14的第二输出端连接到合路器15的对应分路的输入端。具体的，缓存器11用于接收和存储2.048Mb/s的输入数据din和与输入数据同步的写使能clk_wr，根据来自插入码控制电路14的读使能clk_rd，将存储的输入数据data_out送至插入码控制电路14。具体的，复接使能发生器12用于接收系统时钟pllo_c0，产生一个均匀使能，对所述均匀使能进行计数产生插入标志时隙脉冲使能信号clk_sz、调整插入时隙脉冲使能信号clk_sv、非均匀时钟的非均匀使能clk_f和帧定位信号时隙脉冲使能clk_sf送至插入码控制电路14；具体的，为了避免异步电路锁带来的时序上的诸多问题，整个系统采用同步电路来实现，33.792MHz的晶振作为复接电路的系统时钟源，通过锁相环倍频后得到复接所需要的时钟(pll0_c0:33.792MHz)。通过复接使能发生器12产生一个周期为2.112Mbit/s，第一个为高电平，其余低电平的均匀使能非等占空比，对其进行计数得到插入码控制电路14所需的插入标志时隙脉冲使能信号clk_sz、调整插入时隙脉冲使能信号clk_sv、等价于频率为2.112MHz的非均匀时钟的非均匀使能clk_f(从输入的均匀使能扣除了时隙clk_sz和clk_sv， 实际传输数据能力约为2.048Mbit/s)和帧定位信号所需要的时隙脉冲使能clk_sf。本文档来自技高网...

【技术保护点】
一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块，所述复接模块的输出连接到分接模块的输入，其特征在于，所述复接模块包括：用于接收和存储输入数据的缓存器；用于产生码速调整时序信号的复接使能发生器；用于产生码速调整控制信号的复接码速调整控制电路；用于产生2.112Mbit/s同步码流的插入码控制电路和用于产生33.792MHbit/s标准二次群数据信号的合路器；所述缓存器的输入端分别与输入数据、写使能和插入码控制电路输出端连接，输出端连接到所述插入码控制电路的输入端；所述复接使能发生器的输入端连接系统时钟，输出端连接到所述插入码控制电路的输入端；所述复接码速调整控制电路的输入端分别与写使能和插入码控制电路的输出端连接，输出端连接到插入码控制电路输入端；所述合路器的输入端与插入码控制电路的输出端连接，输出端连接到分接模块的输入端；所述分接模块包括：用于捕获帧定位信号和产生使能信号的帧同步头检测电路；用于产生码速调整时序信号的分接使能发生器；用于分离二次群数据信号的分路器；用于扣除复接时插入码流的插入码扣除控制电路；用于产生不同频率读使能的使能平滑电路和用于恢复出标准E1信号的分接码速调整控制电路；所述帧同步头检测电路的输入端与复接模块的输出端连接，输出端分别连接到分路器、分接使能发生器、插入码扣除控制电路和使能平滑电路的输入端；所述分接使能发生器的输入端还与系统时钟连接，输出端连接到插入码扣除控制电路的输入端；所述分路器的输入端还与复接模块的输出端连接，输出端连接至插入码扣除控制电路的和分接码速调整控制电路的输入端；插入码扣除控制电路的输出端连接至使能平滑电路和分接码速调整控制电路的输入端；使能平滑电路的输出端连接至分接码速调整控制电路的输入端。...

【技术特征摘要】
1.一种全同步独立2.048Mb/s信号正码速调整装置，该装置包括复接模块和分接模块，所述复接模块的输出连接到分接模块的输入，其特征在于，所述复接模块包括：用于接收和存储输入数据的缓存器；用于产生码速调整时序信号的复接使能发生器；用于产生码速调整控制信号的复接码速调整控制电路；用于产生2.112Mbit/s同步码流的插入码控制电路和用于产生33.792MHbit/s标准二次群数据信号的合路器；所述缓存器的输入端分别与输入数据、写使能和插入码控制电路输出端连接，输出端连接到所述插入码控制电路的输入端；所述复接使能发生器的输入端连接系统时钟，输出端连接到所述插入码控制电路的输入端；所述复接码速调整控制电路的输入端分别与写使能和插入码控制电路的输出端连接，输出端连接到插入码控制电路输入端；所述合路器的输入端与插入码控制电路的输出端连接，输出端连接到分接模块的输入端；所述分接模块包括：用于捕获帧定位信号和产生使能信号的帧同步头检测电路；用于产生码速调整时序信号的分接使能发生器；用于分离二次群数据信号的分路器；用于扣除复接时插入码流的插入码扣除控制电路；用于产生不同频率读使能的使能平滑电路和用于恢复出标准E1信号的分接码速调整控制电路；所述帧同步头检测电路的输入端与复接模块的输出端连接，输出端分别连接到分路器、分接使能发生器、插入码扣除控制电路和使能平滑电路的输入端；所述分接使能发生器的输入端还与系统时钟连接，输出端连接到插入码扣除控制电路的输入端；所述分路器的输入端还与复接模块的输出端连接，输出端连接至插入码扣除控制电路的和分接码速调整控制电路的输入端；插入码扣除控制电路的输出端连接至使能平滑电路和分接码速调整控制电路的输入端；使能平滑电路的输出端连接至分接码速调整控制电路的输入端。2.根据权利要求1所...

【专利技术属性】
技术研发人员：杨伟民，
申请(专利权)人：福建先创通信有限公司，
类型：新型
国别省市：福建;35