三相GSHE-MTJ非易失性触发器制造技术

本发明专利技术的系统和方法是针对一种三相非易失性触发器NVFF(500)，其包含：主级，其由双巨自旋霍尔效应GSHE‑磁性隧道结MTJ结构(J1，J2)形成，其中第一GSHE‑MTJ(J1)和第二GSHE‑MTJ(J2)耦合在第一组合端子(A1，B2)与第二组合端子(B1，A2)之间；以及从级(Inv1，Inv2，EQ)，其由与第二反相器交叉耦合的第一反相器形成。在写入阶段(Phi3＝1)期间将第二数据值(d)写入到所述主级中的同一时钟循环的读取阶段(Phi2＝1)期间从所述从级读出第一数据值(d)。所述三相NVFF包含三个控制信号(Phi 1，2，3)，用于控制所述从级的初始化阶段(Phi1＝1)、所述读取阶段(Phi2＝1)和所述写入阶段(Phi3＝1)。

【技术实现步骤摘要】
【国外来华专利技术】根据35U.S.C.§119要求优先权本专利申请案主张2014年1月28日申请的标题为“紧凑的低功率3相GSHE-MTJ非易失性触发器(COMPACT LOW POWER 3PHASE GSHE-MTJ NON-VOLATILE FLIP-FLOPS)”的第61/932,770号临时专利申请案的权益，所述临时专利申请案是待决的且转让给本受让人且特此明确地以全文引用的方式并入本文中。
揭示的实施例是针对基于巨自旋霍尔效应(GSHE)-磁性隧道结(MTJ)的非易失性触发器，其针对低面积和低功率而设计。
技术介绍
触发器和锁存器是电子集成电路中常用的众所周知的非易失性电路元件。触发器和锁存器可以用于数据存储，或更具体来说用于顺序逻辑中的状态存储。举例来说，在有限状态机(FSM)、管线式架构等的硬件设计中，可使触发器/锁存器的输出和下一状态不仅取决于其当前输入，而且取决于其当前状态(且进而取决于先前输入)。以此方式，可实施控制和数据的顺序流。举例来说，关于管线式处理器，触发器可以用于基于对应时钟信号使数据通过一个管线级遍历到下一管线级。在此方面，需要能够在时钟转变到下一管线级时从当前管线级向触发器写入数据，同时能够读取触发器中的存储数据用于下一管线级。磁阻随机存取存储器(MRAM)是在许多现有技术水平电子集成电路设计中普遍应用的非易失性存储器技术，具体来说是针对其在非易失性存储器系统中的益处。虽然基于MRAM技术的触发器和锁存器展现优于先前利用的半导体装置的若干优点，但基于MRAM的触发器和锁存器也在若干方面中是有限的。MRAM技术特征在于与易失性存储器相当的响应(读取/写入)时间，且与在电荷或电流流动时存储数据的常规RAM技术相比，MRAM使用磁性元件。磁性元件通常被称为磁性隧道结存储元件或“MTJ”，且由通过绝缘(隧道势垒)层分隔开的两个磁性层形成，
其中的每一者可保持磁场。所述两个层中的一者(固定层)设定成特定极性。另一层(自由层)的极性自由改变以匹配于可施加的外部场的极性。自由层的极性的改变将改变MTJ的电阻。举例来说，当极性经对准时，低电阻状态存在(平行“P”磁化低电阻状态“0”)。当极性未经对准时，高电阻状态存在(反平行“AP”磁化高电阻状态“1”)。通过例如使电流通过MTJ来测量电阻且因此确定所得电阻状态/逻辑值，可确定任何特定MTJ内的电阻。从常规MRAM的修改见于自旋转移力矩(STT)-MRAM或STT-MTJ中，其中STT-MTJ使用在电子通过薄膜时变为自旋极化的电子(自旋滤波器)。在写入操作期间，自旋极化电子对自由层施加扭矩，这可切换自由层的极性。读取操作类似于常规MRAM之处在于，使用电流来检测MTJ存储元件的电阻/逻辑状态，如前文中所论述。与形成于STT-MRAM阵列中的STT-MRAM位单元(或STT-MTJ)相关的读取/写入电路可包含耦合到MTJ的存取晶体管、位线、源极线、字线、读出放大器、参考电压等，如此项技术中已知。一般来说，与STT-MTJ相关的读取/写入电路的设计和构造需要利用同一路径用于读取和写入STT-MTJ位单元，因为STT-MTJ是二端子装置。换句话说，用于读取STT-MTJ的单独路径和用于写入STT-MTJ的单独路径不可用。这产生在STT-MRAM阵列的改善的密度方面的优点。然而，具有相同读取和写入路径的二端子装置配置不有益于使用STT-MTJ位单元的触发器和锁存器的形成。由于单独的读取和写入路径并不存在，因此在正对STT-MTJ位单元执行读取操作时无法写入同一STT-MTJ位单元。因此，不可能直接从STT-MTJ位单元构造触发器。为了使用STT-MTJ位单元实现触发器的功能性，需要两个锁存器级(主锁存器和从锁存器)的构造，如此项技术中已知。从两级锁存器构造的STT-MTJ触发器利用大量额外逻辑元件，并因此未能利用STT-MRAM技术的优点。举例来说，参考图1A，提供使用STT-MTJ位单元构造的主从(MS)触发器100的示意性框图，连同图1B中的触发器100的对应电路图。所说明的MS锁存器设计类似于常规设定-复位(SR)锁存器设计而操作，且利用电流锁存器读出放大器(CLSA)。简要地，参考图1A，所述操作涉及在第一时钟相位期间将D输入写入到主锁存器，在第二时钟相位期间将值存储在STT-MTJ中且从从锁存器读出所存储的值。参考图1B，触发器100的操作涉及存储来自“D”输入的数据值，如使用标记为“J”和“Jb”的MTJ形成的交叉耦合锁存器中的“Q”。所存储的数据值是从“Q”输出读出。更详细来说，继续参考图1B，信号“p1”和“p2”是从系统时钟“CLK”得出。信号p1和p2驱动主锁存器内
的如图所示的晶体管电路T1和T2中的PMOS和NMOS晶体管。在CLK的第一阶段期间，当p1为高时，将输入D存储到包括MTJ J和Jb的交叉耦合的MTJ支脚。MTJ J和Jb的端子中的一者(源极或漏极)连接到包括交叉耦合的反相器的读出放大器，其具有输出节点NQ和NQb。节点NQ在通过例如反相器等额外驱动器之后产生输出Q。MTJ J和Jb的另一端子(漏极或源极)在节点NC处彼此连接且连接到包括晶体管M5、M5'、M6、M6'和M7的交叉耦合的反相器的输出节点NW和NWb。通过当p2为高时激活经由传递晶体管耦合到信号p2的读出放大器，所存储的数据值可从从锁存器从NQ输出(连接到Q)读出。因此，触发器100的以上设计需要读出放大器以及包括MTJ J和Jb的两个MTJ支脚的均衡。触发器100通过从同一时钟导出信号p1和p2而避免多个时钟，以使得时钟路由复杂性和开销减少。然而，触发器100经受在读取操作期间对从锁存器中的MTJ单元进行写入的问题。这是因为读出放大器需要针对读取操作而激活，这需要连接到MTJ支脚的位线在作用中。另一方面，连接到MTJ支脚的位线需要在写入操作期间浮动，这带来了冲突的要求。因此，触发器100的此常规设计不适合于形成高效触发器。参考图2A-B，针对触发器200说明基于STT-MTJ单元的另一非易失性触发器设计。图2A说明包括主D触发器(DFF)与MTJ从结构之间的桥接器的触发器200的电路示意图。进一步参考说明具体电路图的图2B阐释触发器200的细节。触发器200利用分压器而不是以上触发器100的CLSA布置。更具体来说，在节点n1，当如下编程MTJ0和MTJ1时导出中点电压。当MTJ0在高电阻状态(逻辑“1”)中且MTJ1在低电阻状态(逻辑“0”)中时，则在节点n1处的电压是逻辑“0”。另一方面，针对所存储的相反组合，即，低电阻状态(逻辑“0”)中的MTJ0和高电阻状态(逻辑“1”)中的MTJ1，中点电压VDD/2出现在节点n1。在节点n1处的此中点电压用以控制对主DFF的值D_in输入，其最终作为输出D_out在节点Q出现。所属领域的技术人员将理解触发器200的进一步具体操作。为了本专利技术，将认识到无法同时读取和写入两个MTJ(MTJ0和MTJ1)，并因此在主DFF电路处需要额外的锁存器L1和L2。由于MTJ本身是存储装置，因此主DFF中额外的基于金属氧化物半导体(MOS)晶体管的存储装置的使用例如导致不合需本文档来自技高网...

【技术保护点】
一种三相非易失性触发器NVFF，其包括：主级，其包括双巨自旋霍尔效应GSHE‑磁性隧道结MTJ结构，所述双GSHE‑MTJ结构包括耦合在第一组合端子与第二组合端子之间的第一GSHE‑MTJ和第二GSHE‑MTJ；以及从级，其包括与第二反相器交叉耦合的第一反相器；其中所述从级经配置以在时钟的第一时钟循环期间以第一数据值读出，且所述主级经配置以在所述第一时钟循环期间以第二数据值写入。

【技术特征摘要】
【国外来华专利技术】2014.01.28 US 61/932,770;2014.09.26 US 14/498,3361.一种三相非易失性触发器NVFF，其包括：主级，其包括双巨自旋霍尔效应GSHE-磁性隧道结MTJ结构，所述双GSHE-MTJ结构包括耦合在第一组合端子与第二组合端子之间的第一GSHE-MTJ和第二GSHE-MTJ；以及从级，其包括与第二反相器交叉耦合的第一反相器；其中所述从级经配置以在时钟的第一时钟循环期间以第一数据值读出，且所述主级经配置以在所述第一时钟循环期间以第二数据值写入。2.根据权利要求1所述的三相NVFF，其包括经配置以在所述第一时钟循环的初始化阶段期间初始化所述从级的第一控制信号、经配置以在所述第一时钟循环的读取阶段期间控制所述第一数据值的读出的第二控制信号，以及经配置以在所述第一时钟循环的写入阶段期间控制所述第二数据值的写入的第三控制信号。3.根据权利要求2所述的三相NVFF，其中所述第一反相器的输入节点通过均衡晶体管耦合到所述第二反相器的输入节点。4.根据权利要求3所述的三相NVFF，其中所述第一控制信号经配置以在所述初始化阶段期间激活所述均衡晶体管。5.根据权利要求2所述的三相NVFF，其中所述第一GSHE-MTJ的第一读取端子通过第一通过门晶体管耦合到所述第一反相器的输入节点，且所述第二GSHE-MTJ的第二读取端子通过第二通过门晶体管耦合到所述第一反相器的输出节点。6.根据权利要求5所述的三相NVFF，其中所述第二控制信号经配置以在所述读取阶段期间激活所述第一和第二通过门晶体管以将所述第一数据值从所述主级转移到所述从级。7.根据权利要求6所述的三相NVFF，其中所述第一数据值在所述读取阶段期间在所述第二反相器的输出节点处是有效的。8.根据权利要求2所述的三相NVFF，其中所述第一组合端子通过第三通过门晶体管耦合到数据输入端口，且所述第二组合端子耦合到写入参考电压。9.根据权利要求8所述的三相NVFF，其中所述第三控制信号经配置以在所述写入阶段期间激活所述第三通过门晶体管以将所述数据输入端口上可用的所述第二数据值写入到所述主级中。10.根据权利要求8所述的三相NVFF，其中所述第二组合端子通过第四通过门晶体管耦合到所述写入参考电压。11.根据权利要求10所述的三相NVFF，其中当所述第三控制信号为低时激活所述第四通过门晶体管，以使得在读取操作期间，所述写入参考电压施加于所述第一和第二组合端子以便最小化所述主级上的读取干扰。12.根据权利要求2所述的三相NVFF，其中所述第一控制信号和所述第二控制信号分别作为第一脉冲和第二脉冲而施加。13.根据权利要求12所述的三相NVFF，其中所述第二脉冲从所述第一脉冲延迟。14.根据权利要求2所述的三相NVFF，其中所述第三控制信号是所述第二控制信号的反相值。15.根据权利要求2所述的三相NVFF，其中所述第一、第二和第三控制信号是从所述时钟导出。16.根据权利要求2所述的三相NVFF，其中所述第一、第二或第三控制...

【专利技术属性】
技术研发人员：文清·吴，肯德里克·海·良·袁，卡里姆·阿拉比，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US