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一种LED显示驱动芯片制造技术

技术编号:13609000 阅读:78 留言:0更新日期:2016-08-29 02:06
一种LED显示驱动芯片,包括多个数据寄存器、多个延时器、多个触发器、选择器、逻辑与运算器,所述多个数据寄存器顺序连接,前一级数据寄存器的输出端连接后一级寄存器的锁存控制端;所述多个延时器并列连接,其中,第一延时器连接选择器的选择端,第二延时器分别连接触发器的时钟输入端;所述多个触发器器并列连接,其中,第二数据寄存器的一输出端通过第二延时器后分别连接至并列的第一触发器及第二触发器的时钟输入端;所述选择器根据逻辑与运算器输出的经第一延时器延时后的信号的控制,选择输出第一触发器或第二触发器的显示数据信号。该显示驱动芯片可实现组合编码控制,可提高显示图像的刷新率和灰度等级。

【技术实现步骤摘要】

本专利技术涉及LED显示驱动领域,尤其是指一种LED显示驱动芯片
技术介绍
传统LED显示驱动装置,例如LED显示驱动芯片,一般采用占空比控制理论,简称为PWM控制(脉宽调制Pulsc Width Modulation)。PWM控制实现机理是通过如下过程来实现的。根据每行级联驱动芯片要控制的LED发光管数目串行移入灰度数据中同一权重的数据位,构成一行数据;在完成送数后,使用信号锁存,触发已送入数据显示,接着送入新的权重数据位;在再次送数的同时,根据已完成送入数据在灰度等级表现中的权重,使用低电平宽度控制要显示的时间间隔;如此多次循环,完成一行灰阶数据的完整显示。接着控制下一行的显示,实现扫描。PWM控制中,其串行移位送入一行数的时间就等于一个显示周期,以上波形若是表现32点LED单元板设计的控制时序,一行数据需32个时钟周期移位送入,若对显示周期进行1/32分割比时(PWM控制理论中称分割比为占空比),最小可生成1/32的占空比;在显示表现时使用1/16的占空比,信号在控制时就要生成两个时钟周期的负脉冲,打开显示驱动芯片输出,其它30个时钟周期为高电平,关闭驱动芯片输出。在显示表现时使用1/32的占空比信号在控制时就要生成一个时钟周期的负脉冲,打开驱动芯片输出,其它31个时钟周期为高电平,关闭驱动芯片输出。这样就会在显示周期中出现空闲时间,同时所需要的显示周期数增加。如对使用1/32分割比的灰度等级数据表现,理论上只需要32个显示周期数,但因空闲时间也要占用显示周期,现其显示周期数;显示周期中会出现空闲时间,这也是PWM理论中为何称分割比为占空比的原因。对不同分割,使用PWM控制理论,其占用的空闲周期不同,分割比越小,占有的空闲周期越多,其显示效率越低,屏体亮度越低。新一代的恒流源驱动芯片,通过内建PWM控制功能,对刷新率、灰阶数等一系列参数的满足较好,能够实现优美画质、直播无视觉闪烁、高LED
利用率等需求。但是,这种内建PWM驱动芯片成本较高,较普通恒流源驱动芯片成本高出若干倍,从而使得LED显示驱动装置的成本增加不少。而当前业内主流的基于普通恒流源驱动芯片的显示控制装置是无法解决高刷新率、低亮度损失、高灰阶之间的矛盾。同时,传统的PWM模式的LED显示驱动显示装置及方法存在诸多缺点,例如不适合高阶灰度的表现及应用,使用占空比控制会损失亮度,对显示驱动芯片使能/OE反应速度有要求,带载面积有限。针对上述缺点,专利技术进行了改进,提出了一种新的LED显示驱动显示装置及方法。
技术实现思路
本专利技术的目的在于克服了上述缺陷,提供一种LED显示驱动装置。本专利技术提供了一种LED显示驱动芯片,包括多个数据寄存器、多个延时器、多个触发器、选择器、逻辑与运算器,所述多个数据寄存器顺序连接。前一级数据寄存器的输出端连接后一级寄存器的锁存控制端;所述多个延时器并列连接,其中,第一延时器连接选择器的选择端,第二延时器分别连接触发器的时钟输入端;所述多个触发器器并列连接,其中,第二数据寄存器的一输出端通过第二延时器后分别连接至并列的第一触发器及第二触发器的时钟输入端;所述选择器根据逻辑与运算器输出的经第一延时器延时后的信号的控制,选择输出第一触发器或第二触发器的显示数据信号。优选地,在控制输入时,第一数据寄存器的端口输入的数据锁存信号要比输入数据有效起始点提前两个时钟沿。优选地,所述延时器将数据寄存器的输出进行延时。优选地,第一触发器在数据锁存信号高电平宽度小于个时钟信号沿宽度时被选择。优选地,所述选择器在数据锁存信号高电平宽度大于个时钟信号沿宽度时,立即输出显示第二触发器数据。本专利技术的一个实施例,提供了一种LED显示驱动模块,包括顺序连接
的第一数据寄存器和第二数据寄存器、并列的第一延时器及第二延时器、并列的第一触发器及第二触发器、选择器、逻辑与运算器,其特征在于:顺序连接的第一数据寄存器和第二数据寄存器中,第一数据寄存器的输出端连接第二数据寄存器的锁存控制端;并列的第一延时器及第二延时器中,第一延时器连接选择器的选择端,第二延时器分别连接第一触发器及第二触发器的时钟输入端;并列的第一触发器及第二触发器中,第二数据寄存器的一路输出端通过第二延时器后分别连接至并列的第一触发器及第二触发器的时钟输入端;所述选择器根据逻辑与运算器输出的经第一延时器延时后的信号的控制,选择输出第一触发器或第二触发器的显示数据信号。本专利技术的又一个实施例,提供了一种LED驱动芯片,包括上述的驱动模块。本专利技术的又一个实施例,提供了一种显示装置,包括上述的驱动模块。本专利技术的又一个实施例,提供了一种电路,包括上述的驱动模块。本专利技术的又一个实施例,提供了一种控制装置,包括上述的驱动模块。本专利技术的又一个实施例,提供了一种LED显示驱动装置,包括上述的驱动模块。附图说明附图用来提供对本专利技术的进一步理解,并且构成说明书的一部分,与本专利技术的实施例共同用于解释本专利技术,并不构成对本专利技术的限制。在附图中:图1为本专利技术的LED显示驱动模块的示意图。具体实施方式以下将结合附图及实施例来详细说明本专利技术的实施方式,借此对本专利技术如何应用技术手段来解决技术问题,并达成技术效果的实现过程能充分理解并据以实施。需要说明的是,只要不构成冲突,本专利技术中的各个实施例以及
各实施例中的各个特征可以相互结合,所形成的技术方案均在本专利技术的保护范围之内。为详细说明本专利技术的
技术实现思路
、构造特征、所实现目的及效果,以下结合实施方式并配合附图详予说明。本专利技术的实施方式提供了一种图1所示的显示驱动装置,包括顺序连接的第一数据寄存器和第二数据寄存器、并列的第一延时器及第二延时器、并列的第一触发器及第二触发器、选择器、逻辑与运算器,其特征在于:顺序连接的第一数据寄存器和第二数据寄存器中,第一数据寄存器的输出端连接第二数据寄存器的锁存控制端;并列的第一延时器及第二延时器中,第一延时器连接选择器的选择端,第二延时器分别连接第一触发器及第二触发器的时钟输入端;并列的第一触发器及第二触发器中,第二数据寄存器的一路输出端通过第二延时器后分别连接至并列的第一触发器及第二触发器的时钟输入端;所述选择器根据逻辑与运算器输出的经第一延时器延时后的信号的控制,选择输出第一触发器或第二触发器的显示数据信号。其中,图1中的各附图标记的含义如下:第一数据寄存器FDI、第二数据寄存器FD2、逻辑与运算器AND、第一延时器B1、反相器B3、第一触发器FDE0、第二触发器FDE1、选择器MUX及第二延时器B2,信号输入为锁存控制信号LE、时钟信号CK和显示数据信号q。顺序连接的第一数据寄存器和第二数据寄存器、并列的第一延时器及第二延时器以及并列的第一触发器及第二触发器这几大功能模块的功能实现是通过如下连接关系来实现的。顺序连接的第一数据寄存器和第二数据寄存器中,所述第一数据寄存器、第二数据寄存器的时钟输入端接入时钟信号,第一数据寄存器的锁存控制端接入锁存控制信号、输出端连接第二数据寄存器的锁存控制端,第二数据寄存器的输出端一路连接至逻辑与运算器的其中一个信号输入端,另一路通过第二延时器后分别连接第一触发器及第二触发器的时钟输入端;所述第一数据寄存器、第二数据寄存器根据输入时钟输入端的时钟信号电平本文档来自技高网
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【技术保护点】
一种LED显示驱动芯片,包括多个数据寄存器、多个延时器、多个触发器、选择器、逻辑与运算器,其特征在于:所述多个数据寄存器顺序连接,前一级数据寄存器的输出端连接后一级寄存器的锁存控制端;所述多个延时器并列连接,其中,第一延时器连接选择器的选择端,第二延时器分别连接触发器的时钟输入端;所述多个触发器器并列连接,其中,第二数据寄存器的一输出端通过第二延时器后分别连接至并列的第一触发器及第二触发器的时针输入端;所述选择器根据逻辑与运算器输出的经第一延时器延时后的信号的控制,选择输出第一触发器或第二触发器的显示数据信号。

【技术特征摘要】
1.一种LED显示驱动芯片,包括多个数据寄存器、多个延时器、多个触发器、选择器、逻辑与运算器,其特征在于:所述多个数据寄存器顺序连接,前一级数据寄存器的输出端连接后一级寄存器的锁存控制端;所述多个延时器并列连接,其中,第一延时器连接选择器的选择端,第二延时器分别连接触发器的时钟输入端;所述多个触发器器并列连接,其中,第二数据寄存器的一输出端通过第二延时器后分别连接至并列的第一触发器及第二触发器的时针输入端;所述选择器根据逻辑与运算器输出的经第一延时器延时后的信号的控制,选择输出第一触发器或第二触发器的显示...

【专利技术属性】
技术研发人员:饶世梁
申请(专利权)人:饶世梁
类型:发明
国别省市:江西;36

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