电路设计系统与使用该系统设计的半导体电路技术方案

提供了电路设计系统与使用该系统设计的半导体电路。半导体电路包括第一晶体管P1，其对第二节点Z2的电压电平选通并且为第一节点Z1供应电源电压；并联连接到第一晶体管P1的第二晶体管P2，其对第一节点Z1的电压电平选通并且为第二节点Z2供应电源电压；第三晶体管N3，其对输入信号的电压电平选通并且供应地电压；串联连接到第三晶体管N3的第四晶体管N1，其对电源电压选通并且将第三晶体管N3的输出转移到第一节点Z1；第五晶体管N4，其对输入信号的反相电压电平选通并且供应地电压；以及串联连接到第五晶体管N4的第六晶体管N2，其对电源电压选通并且将第五晶体管N4的输出转移到第二节点Z2，其中，第三晶体管N3和第四晶体管N4包括高k介电层。

【技术实现步骤摘要】
201610079496

【技术保护点】
一种半导体电路，包括：第一晶体管P1，其对第二节点Z2的电压电平选通并且为第一节点Z1供应电源电压；并联连接到第一晶体管P1的第二晶体管P2，其对第一节点Z1的电压电平选通并且为第二节点Z2供应电源电压；第三晶体管N3，其对输入信号的电压电平选通并且供应地电压；串联连接到第三晶体管N3的第四晶体管N1，其对电源电压选通并且将第三晶体管N3的输出转移到第一节点Z1；第五晶体管N4，其对输入信号的反相电压电平选通并且供应地电压；以及串联连接到第五晶体管N4的第六晶体管N2，其对电源电压选通并且将第五晶体管N4的输出转移到第二节点Z2，其中，第三晶体管N3和第四晶体管N4包括高k介电层。

【技术特征摘要】
2015.02.04 KR 10-2015-00170981.一种半导体电路，包括：第一晶体管P1，其对第二节点Z2的电压电平选通并且为第一节点Z1供应电源电压；并联连接到第一晶体管P1的第二晶体管P2，其对第一节点Z1的电压电平选通并且为第二节点Z2供应电源电压；第三晶体管N3，其对输入信号的电压电平选通并且供应地电压；串联连接到第三晶体管N3的第四晶体管N1，其对电源电压选通并且将第三晶体管N3的输出转移到第一节点Z1；第五晶体管N4，其对输入信号的反相电压电平选通并且供应地电压；以及串联连接到第五晶体管N4的第六晶体管N2，其对电源电压选通并且将第五晶体管N4的输出转移到第二节点Z2，其中，第三晶体管N3和第四晶体管N4包括高k介电层。2.如权利要求1所述的半导体电路，其中，操作于堆积模式下的第三晶体管N3和第五晶体管N4的漏极-栅极电压高于操作于堆积模式下的第四晶体管N1和第六晶体管N2的漏极-栅极电压。3.如权利要求1所述的半导体电路，其中，第三晶体管N3和第五晶体管N4的栅极绝缘膜的厚度小于第四晶体管N1和第六晶体管N2的栅极绝缘膜的厚度。4.如权利要求1所述的半导体电路，其中，第三晶体管N3和第五晶体管N4的沟道长度小于第四晶体管N1和第六晶体管N2的沟道长度。5.如权利要求1所述的半导体电路，其中，第三晶体管N3对输入信号的电压电平选通并且下拉第一节点Z1，以及第二晶体管P2对第一节点Z1的电压电平选通并且上拉第二节点Z2。6.如权利要求5所述的半导体电路，其中，当输入信号的电压电平是第一电压电平时，第三晶体管N3和第四晶体管N1导通，并且第一节点Z1的电压电平是不同于第一电压电平的第二电压电平。7.如权利要求5所述的半导体电路，其中，当输入信号的电压电平是第一电压电平时，第二晶体管P2导通。8.如权利要求1所述的半导体电路，其中，第五晶体管N4对输入信号的电压电平选通并且下拉第二节点Z2，以及第一晶体管P1对第二节点Z2的电压电平选通并且上拉第一节点Z1。9.如权利要求8所述的半导体电路，其中，当输入信号的电压电平是第二电压电平时，第五晶体管N4和第六晶体管N2导通，并且第二节点Z2的电压电平是第二电压电平。10.如权利要求8所述的半导体电路，其中，当输入信号的电压电平是第一电压电平时，第一晶体管P1导通。11.一种半导体电路，包括：第一晶体管P...

【专利技术属性】
技术研发人员：李庚泽，裵相右，金慧珍，朴浚均，李贤雨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR