电路堆叠结构制造技术

技术编号:13506820 阅读:72 留言:0更新日期:2016-08-10 15:34
本发明专利技术揭露一种电路堆叠结构,其中电路堆叠结构包含导线层、撑持部与保护层。导线层包含多个分隔排列的金属线,撑持部分别位于任二相邻的金属线间的间隙内,且与金属线电性绝缘。保护层覆盖导线层与撑持部,通过撑持部的支持,使得保护层的顶面对应撑持部的区域与对应各金属线的区域齐平。

【技术实现步骤摘要】
【专利摘要】本专利技术揭露一种电路堆叠结构,其中电路堆叠结构包含导线层、撑持部与保护层。导线层包含多个分隔排列的金属线,撑持部分别位于任二相邻的金属线间的间隙内,且与金属线电性绝缘。保护层覆盖导线层与撑持部,通过撑持部的支持,使得保护层的顶面对应撑持部的区域与对应各金属线的区域齐平。【专利说明】电路堆叠结构
本专利技术有关于一种电路堆叠结构,且特别是有关于一种主动元件阵列衬底的电路堆叠结构。
技术介绍
图1为已知一种主动元件阵列衬底10的局部上视图。如图1所示,此主动元件阵列衬底10包含一玻璃衬底20、一驱动芯片30、多条数据线40与多条扫描线50。数据线40、扫描线50与驱动芯片30皆配置于玻璃衬底20上。此驱动芯片30 —方面耦接数据线40与扫描线50,另一方面透过玻璃衬底20上的一过渡线路区60连接一可挠式电路板接垫区80。过渡线路区60位于驱动芯片30与可挠式电路板接垫区80之间,其内的走线延续自可挠式电路板接垫区80到驱动芯片30的走线,以便交换信号于驱动芯片30与可挠式电路板接垫区80之间。然而,因为过渡线路区60无任何防刮设计,因此时常有刮伤问题产生。图2为图1的2-2剖面图。如图2所示,具体而言,过渡线路区60包含一电路堆叠结构70,配置于玻璃衬底20 (glass)上,其由下至上依序包含一绝缘层71 (GI)、一导线层72 (metal)与一保护层75 (passivat1n)。导线层72包含多个分隔配置于绝缘层71上的金属线73,保护层75覆盖于导线层72上。由于任二相邻金属线73之间具有间隙74,使得形成保护层75时,保护层75会依据各金属线73与其间隙74的凹凸特征而分别成型对应的隆起部76与凹陷部77。然而,由于此电路堆叠结构70上的隆起部76与凹陷部77彼此存在着若干形式上的差异,例如高低落差不同或接触面积不同的差异,使得此过渡线路区60的保护层75遭受硬物划过时,容易导致凹陷部77形成受力集中点,或者,隆起部76承受过大的摩擦力,如此,将无法有效保护导线层72线路,且提高导线层72被破坏的风险,进而增加制造或维修成本。
技术实现思路
本专利技术提供一种主动元件阵列衬底及其电路堆叠结构,用以极小化此过渡线路区上的隆起部与凹陷部彼此存在的差异,例如高低落差或接触面积不同的差异,以降低此过渡线路区上遭受硬物划过所产生的破坏力,降低其内线路遭受破坏的风险。在本专利技术的一实施方式中,此种主动元件阵列衬底包含一玻璃衬底、一驱动芯片、一可挠式电路板接垫区、一过渡线路区。驱动芯片配置于玻璃衬底上。可挠式电路板接垫区配置于玻璃衬底上。过渡线路区介于驱动芯片与可挠式电路板接垫区之间,包含一电路堆叠结构。电路堆叠结构沿玻璃衬底表面分为多个交替排列的第一区域与第二区域。电路堆叠结构包含一第一导线层、多个第一撑持部与一保护层。第一导线层叠设于玻璃衬底上,包含多个分隔配置的第一金属线。各第一金属线与其中一第一区域的区域范围相符,且连接可挠式电路板接垫区与驱动芯片。任二相邻的第一金属线间的间隙的区域范围与其中一第二区域的区域范围相符。第一撑持部分别配置于第二区域内,并呈分段状,且与第一金属线、可挠式电路板接垫区以及驱动芯片电性绝缘。保护层覆盖于第一导线层与第一撑持部上。如此,通过第一撑持部的支撑,保护层位于第一区域的顶面与保护层位于第二区域的顶面齐平。由于这些第一撑持部被埋设于任二相邻的第一金属线间的间隙内,使得保护层形成后,保护层位于第二区域的顶面大致与保护层位于第一区域的顶面等高,尽可能垫高前述已知结构中于对应任二相邻金属线之间所分别产生的凹陷部,以致缩小了前述已知结构中隆起部与凹陷部彼此存在的高低落差。如此,便可消除前述已知结构中此过渡线路区上的凹陷部会形成受力集中点的特征,进而保护线路减少刮伤风险,以提高合格率。综上所述,由于本专利技术可实现极小化前述已知结构中过渡线路区上的隆起部与凹陷部彼此存在的差异,使其借此降低遭受硬物划过所产生的摩擦力,有助降低其内线路遭受破坏的风险,进而提高合格率、避免制造或维修成本的增加。另外,在一些实施例中,通过分段状的第一撑持部的设计,若有外来导体同时接触其中一段的第一撑持部和第一金属线而产生电性连接时,可降低另一外来导体也同时接触第一撑持部和另一第一金属线,而造成两第一金属线彼此电性连接而短路的情形。【附图说明】为让本专利技术的上述和其他目的、特征、优点与实施例能更明显易懂,所附附图的详细说明如下:图1为已知一种主动元件阵列衬底的局部上视图。图2为图1的2-2剖面图。图3A为本专利技术主动元件阵列衬底于一实施方式的局部上视图。图3B为图3A所示的主动元件阵列衬底的另一实施方式的上视图。图4为图3A于第一实施例的1-1剖面图。图5为图3A于第一实施例的一变化下的1-1剖面图。图6为本专利技术主动元件阵列衬底于第一实施例的另一变化下的剖面图。图7为图3A于第二实施例的一变化下的1-1剖面图。图8为图3A于第二实施例的另一变化下的1-1剖面图。图9为本专利技术主动元件阵列衬底于第二实施例的又一变化下的剖面图。【具体实施方式】以下将以附图及详细说明清楚说明本专利技术的精神,如熟悉此技术的人员在了解本专利技术的实施例后,当可由本专利技术所教示的技术,加以改变及修饰,其并不脱离本专利技术的精神与范围。本专利技术提供一种主动元件阵列衬底及其电路堆叠结构,用以缩短前述已知结构中隆起部与凹陷部彼此存在的差异,例如高低落差、摩擦程度或接触面积不同的差异,以降低此过渡线路区遭受硬物划过所产生的破坏力,降低其内线路遭受破坏的风险。以下将根据上述描述揭露出数个实施方式,以进一步阐明本专利技术通过极小化前述已知结构中隆起部与凹陷部彼此差异的精神,然而,以下各实施方式于说明书的例子仅为说明,本专利技术并不仅限于此。设计人员可依上述精神选择适当的技术手段来达成前述已知结构中隆起部与凹陷部之间的差异。图3A为本专利技术主动元件阵列衬底100于一实施方式的局部上视图,图3B为图3A所示的主动元件阵列衬底的另一实施方式的上视图。请参阅图3A、图3B。此主动元件阵列衬底100包含一玻璃衬底110、一驱动芯片120、一像素阵列130、一扫描线区140(scanline)、一数据线区150 (source line或data line)以及一可烧式电路板接垫区(FPCpad) 160。数据线区150、扫描线区140、像素阵列130、驱动芯片120与可挠式电路板接垫区160皆配置于玻璃衬底110上。数据线区150内有多条数据线,位于像素阵列130的一侧,扫描线区140内有多条扫描线,可分为二部分,分别位于数据线区150的二相对侧,并朝像素阵列130的二侧延伸,且数据线区150内的数据线(图中未示)以及扫描线区140内的扫描线(图中未示)皆耦接于此驱动芯片120的同侧。可挠式电路板接垫区160位于驱动芯片120相对扫描线区140的另侧,且透过玻璃衬底110上的一过渡线路区200连接驱动芯片120。过渡线路区200位于驱动芯片120与可挠式电路板接垫区160之间,其内的走线延续自可挠式电路板接垫区160到驱动芯片120的走线,以便交换信号于驱动芯片120与可挠式电路板接垫区160之间。图4为图3A于第一实施例的1-1剖面图。请参阅图3A、图4。所述过渡线路本文档来自技高网
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【技术保护点】
一种电路堆叠结构,其特征在于,配置于一主动元件阵列衬底上,具有交替排列的第一区域与第二区域,所述电路堆叠结构包含:一第一导线层,叠设于所述主动元件阵列衬底的一玻璃衬底上,包含多个分隔配置的第一金属线,每一所述第一金属线与一所述第一区域的区域范围相符,任二相邻的所述第一金属线间的间隙的区域范围与一所述第二区域的区域范围相符;多个第一撑持部,分别位于所述第二区域内,并呈分段状,且与所述多个第一金属线电性绝缘;以及一保护层,覆盖于所述第一导线层与所述多个第一撑持部上,其中至少通过所述多个第一撑持部的支撑,以致于所述保护层位于所述第一区域的顶面与所述保护层位于所述第二区域的顶面齐平。

【技术特征摘要】

【专利技术属性】
技术研发人员:吴健豪李懿庭
申请(专利权)人:南京瀚宇彩欣科技有限责任公司瀚宇彩晶股份有限公司
类型:发明
国别省市:江苏;32

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