半导体结构制造技术

本发明专利技术公开了一种半导体结构,包含有一半导体基底；一有源区,位于所述半导体基底中；两条沟槽,截穿过所述有源区并将所述有源区隔成一有源极区和两个漏极区；一马鞍形的N+/N-/N+结构,位于所述有源区的所述有源极区中；以及两个N+漏极掺杂井分别位于所述两个漏极区中。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构,特别是涉及一种改良的半导体存储装置,能够在操作所述存储装置时抑制字线-字线干扰(WL-WLdisturb)或位线-位线耦合(BL-BLcoupling)。此外,亦揭露制作所述半导体结构的方法。
技术介绍
已知,存储器单元布局随着产品的需求以及高集成度、高性能和低功耗的趋势不断的微缩化。传统的动态随机存取存储器(DRAM)布局,包括字线,其垂直于位线。两个字线可以通过一个相同的有源区,形成一种有源区有两个晶体管的结构。有源区的长度方向可与字线相交成一个锐角。位线接触插塞位于所述两个晶体管之间,并电连接到一个位线。位线电性耦接至源极掺杂井,其通常由所述两个晶体管共享。然而,上述DRAM组态容易遇到所谓的字线-字线干扰(WL-WLdisturb),当相邻存储胞其中一个在操作中改变了储存于其它相邻存储胞的信息状态时,即发生字线-字线干扰错误。于是,在DRAM
中,仍需要一种改进的半导体结构,能够减少WL-WL干扰故障。
技术实现思路
本专利技术一实施例提供一种半导体结构,包含有一半导体基底；一有源区,位于所述半导体基底中；两条沟槽,截穿过所述有源区并将所述有源区区隔成一有源极区和两个漏极区；一马鞍形的N+/N-/N+结构,位于所述有源区的所述有源极区中；以及两个N+漏极掺杂井分别位于所述两个漏极区中。根据本专利技术一实施例,另包含有两个沟槽栅极分别埋设在所述两条沟槽的下部。所述两个沟槽栅极包含有氮化钛(TiN)层和钨(W)层。一介电层,填满所述两条沟槽的上部。根据本专利技术一实施例,所述马鞍形的N+/N-/N+结构包括一N+源极掺杂井、两个分开的N+延伸区域,以及一N-井126,设于所述N+源极掺杂井下方且设置在所述两个N+延伸区域之间。所述两个N+延伸区域分别沿着所述两条沟槽的彼此相面侧壁向下延伸。根据本专利技术一实施例,所述两个N+延伸区域分别与所述沟槽栅极部分重叠。附图说明图1例示一半导体结构的俯视图。图2是沿图1的线I-I'截取的示意性剖视图。图3例示本专利技术另一实施例半导体结构的剖视图。图4至图7例示制作图2中半导体结构的方法。其中，附图标记说明如下：1半导体结构1a半导体结构10有源区12N+源极掺杂井12’N+掺杂井12”N+掺杂井14、16N+漏极掺杂井20隔离区域50位线100半导体基底102沟槽110沟槽栅极112栅极介电层114氮化钛层116钨层122、124N+延伸区域126N-井126aN+/N–接面130凹陷通道202沟槽210沟槽栅极212栅极介电层214氮化钛层216钨层230凹陷通道310介电层312位线接触400自对准离子注入制造工艺402硬屏蔽层404图案化介电层404a开口406间隙壁层d1、d2、d3接面深度T1、T2晶体管WL1、WL2字线BL位线S有源极区D漏极区P间距w横向接面深C1、C2电容器BLC位线接触具体实施方式在下面的描述中,已提供许多具体细节以便彻底理解本专利技术。然而,很明显,对本领域技术人员而言,本专利技术还是可以在没有这些具体细节的情况下实施。此外,一些公知的系统配置和制造工艺步骤没有被巨细靡遗的披露出来,因为这些应是本领域技术人员所熟知的。同样地,例示的装置的实施例的附图是半示意且未按比例绘制,并且,附图中为了清楚呈现,某些尺寸可能被放大。此外,公开和描述多个实施例中具有通用的某些特征时,相同或类似的特征通常以相同的附图标记描述,以方便于说明和描述。请参考图1和图2。根据本专利技术一实施例,图1例示一半导体结构1的俯视图。图2是沿图1的线I-I'截取的示意性剖面图。如图1和图2中所示,半导体结构1被制造在有源区10上,通过隔离区域20,诸如浅沟槽隔离(STI)区域,包围有源区10。半导体结构1包括两个串联连接的晶体管T1和T2,嵌入在有源区10。晶体管T1和T2也被称为具有埋入栅极和凹陷通道的沟槽栅极晶体管。但是应当理解的是,为简化说明,存储器矩阵中的其它有源区被省略了。各扩散区的导电型仅为例示。从图1中可以看出,两个平行的字线WL1和WL2可以穿过有源区10并将有源区10区隔成为三个部分:一有源极区(S)和两个漏极区(D),其中,所述有源极区(S)位于两个平行的字线WL1和WL2之间。两个平行的字线WL1和WL2可以沿第一方向延伸,例如,参考y轴,且两个平行的字线WL1和WL2可以与细长的有源区10的长度方向以锐角相交。两个平行的字线WL1和WL2均埋在半导体基底100中,其中半导体基底100可以包括,但不限于,P型硅基底。如图1和图2所示,N+源极掺杂井12形成在有源极区(S)。N+漏极掺杂井14和N+漏极掺杂井16形成在漏极区(D),其相对于N+源极掺杂井12。晶体管T1包括沟槽栅极110仅位于沟槽102的下部。在沟槽102的上部填充有介电层310根据该实施例,沟槽栅极110是字线WL1的一部分,其可以包括氮化钛(TiN)层114和钨(W)层116。应当理解的是,也可使用其它栅极材料。栅极介电层112,如氧化硅层至少被设置在沟槽栅极110和半导体基底100之间。晶体管T1进一步包括N+漏极掺杂井16和N+源极掺杂井12。同样地,晶体管T2包括沟槽栅极210仅位于沟槽202的下部。沟槽202的上部填充有介电层310。根据该实施例,沟槽栅极210,它是字线WL2的一部分,可以包括氮化钛(TiN)层214和钨(W)层216。应当理解的是,可使用其它栅极材料。栅极介电层212,如氧化硅层至少被设置在沟槽栅极210和半导体基底100之间。晶体管T2进一步包括N+漏极掺杂井16和N+源极掺杂井12。N+源极掺杂井12通常由两个沟槽栅极晶体管T1和T2共享。根据本实施例中,两个相邻的沟槽102和202之间的间距表示为P,其中P可为20nm和30nm的范围之间。本专利技术的一个特征在于,所述N+源极掺杂井12包含两个N+延伸区域122和124,其沿着相面的沟槽102的侧壁及沟槽202的侧壁向下延伸,分别部分与沟槽栅极110和210重叠。例如,在N+延伸区域122和124可以分别仅重叠1/3本文档来自技高网...

【技术保护点】
一种半导体结构,其特征在于,包含有:一半导体基底；一有源区,位于所述半导体基底中；两条沟槽,截穿过所述所述有源区并将所述有源区隔成一有源极区和两个漏极区；一马鞍形的N+/N‑/N+结构,位于所述有源区的所述有源极区中；以及两个N+漏极掺杂井分别位于所述两个漏极区中。

【技术特征摘要】
2014.10.02 US 14/505,4901.一种半导体结构,其特征在于,包含有:
一半导体基底；
一有源区,位于所述半导体基底中；
两条沟槽,截穿过所述所述有源区并将所述有源区隔成一有源极区和两个
漏极区；
一马鞍形的N+/N-/N+结构,位于所述有源区的所述有源极区中；以及
两个N+漏极掺杂井分别位于所述两个漏极区中。
2.根据权利要求1所述的半导体结构,其特征在于：另包含有两个沟槽栅极
分别埋设在所述两条沟槽的下部。
3.根据权利要求1所述的半导体结构,其特征在于：另包含有一栅极介电层
位于各所述沟槽中。
4.根据权利要求2所述的半导体结构,其特征在于：所述马鞍形的N+/N-/N+
结构包括一N+源极掺杂井、两个分开的N+延伸区域,以及一N...

【专利技术属性】
技术研发人员：李宗翰，施能泰，胡耀文，
申请(专利权)人：华亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71