半导体器件、制备半导体器件的方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种半导体器件及制备半导体器件的方法，通过在核心器件区依次制备SiGe层和TiN层，以作为后续制备的样本栅与衬底之间的层间介质层，并于介质层中形成具有侧墙及层间介质薄膜的样本栅极结构之后，依次去除样本栅、SiGe层和TiN层，以在核心器件区中采用化学氧化工艺制备栅氧化物薄膜及位于其上的金属栅极，进而使得形成器件结构的EOT尺寸满足工艺需求；由于在去除SiGe层和TiN层时，不会对上述的侧墙及层间介质薄膜造成损失，进而保证了后续制备的金属栅极结构的完整性，大大提高了最终制备器件的性能及良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及半导体器件、制备半导体器件的方法。
技术介绍
随着半导体技术的不断发展，器件尺寸逐步缩减；当CMOS工艺进入20nm及其以下的技术节点时，后高介电常数金属栅极工艺(High-KMetalGate(即HKMG)last)被得以广泛应用，以尽量避免高温工艺给器件带来的损害。伴随着CMOS器件尺寸的缩减(scaling)，使得器件的等效氧化物厚度(EquivalentOxideThickness，简称EOT)也要相应的减小，尤其是在20nm及其以下的技术节点中，要求EOT的尺寸达到1.1nm左右，而为了满足上述要求，需要在HKMGlast工艺中利用化学氧化工艺(chemicaloxide)制备的氧化物薄膜来替代热栅氧化工艺(thermalgateoxide)制备的氧化物薄膜，以作为栅极下方的界面层(interfaciallayer，简称IL)。目前，在采用上述的工艺制备器件结构时，于核心器件(core)区中，在去除样本栅极(dummygate)之后，需要先去除样本栅极的栅氧化层(即采用传统的热氧化工艺制备的氧化物薄膜)，而后再采用上述的化学氧化工艺制备氧化物薄膜，以作为后续制备的金属栅极的栅氧化层(即界面层)；但由于该样本栅的栅氧化层的材质性质与已经形成的层间介质层(InterLayerDielectrics，简称ILD)及侧墙(spacer)的性质相近，即在去除样本栅极的栅氧化层(如采用CF4去除栅氧化层)的同时，会对ILD及侧墙造成很大的损失，进而会影响器件的性能。另外，在后续沉积高K介质层及金属层后，需要进行化学机械研磨工艺(ChemicalMechanicalPolishing，简称CMP)来制备金属栅极，会进一步的对ILD和侧墙造成损失，这样就会因ILD和侧墙的损失过多，而降低最终制备器件的性能及良率。
技术实现思路
针对上述技术问题，本申请提供了一种半导体器件，可应用于后高介电常数金属栅极的制备工艺(highkandmetalgatelastprocess)中，所述半导体器件包括：半导体衬底；SiGe层，位于所述半导体衬底之上；TiN层，覆盖所述SiGe层的上表面；样本栅极，覆盖所述TiN层的上表面；侧墙结构，将所述SiGe层、所述TiN层和所述样本栅层的侧壁均予以覆盖，以形成样本栅极结构。上述的半导体器件，其中，所述后高介电常数金属栅极的制备工艺包括：依次去除所述样本栅极、所述TiN层和所述SiGe层，以形成栅极凹槽，并于所述栅极凹槽中制备高介电常数金属栅极结构。上述的半导体器件，其中，采用SC-1刻蚀溶液去除所述TiN层，采用HCL、CF4或HBr刻蚀气体去除所述SiGe层。上述的半导体器件，其中，所述高介电常数金属栅极结构包括栅氧化物薄膜和金属栅极；所述栅氧化物薄膜覆盖所述栅极凹槽暴露的所述半导体衬底的表面，所述金属栅极设置于所述栅氧化物薄膜之上，以充满所述栅极凹槽；其中，采用化学氧化工艺制备所述栅氧化物薄膜。上述的半导体器件，其中，所述SiGe层中的Si：Ge为1:10～10:1。上述的半导体器件，其中，所述SiGe层的厚度为所述TiN层的厚度为本申请还提供了一种制备半导体器件的方法，可应用于后高介电常数金属栅极的制备工艺中，所述方法包括：提供一设置有高压器件区和低压器件区的半导体衬底；制备一氧化物层覆盖位于所述高压器件区的所述半导体衬底；沉积一SiGe层覆盖所述氧化物层的表面和位于所述低压器件区的所述半导体衬底的表面；于所述SiGe层之上按照从下至上顺序依次制备TiN层和样本栅层后，依次刻蚀部分所述样本栅层、部分所述TiN层和部分所述SiGe层，并停止在所述半导体衬底的上表面，以分别于所述高压器件区上和所述低压器件区上形成样本栅堆叠结构；于所述样本栅堆叠结构的侧壁上制备侧墙结构，以形成样本栅极结构；于所述半导体衬底上制备介质层，且所述样本栅极结构贯穿所述介质层；依次去除所述样本栅极结构中的样本栅层、TiN层和SiGe层，以于所述高压器件区上形成将保留的氧化物层予以暴露的第一栅极凹槽，于所述低压器件区上形成暴露部分所述半导体衬底表面予以暴露的第二栅极凹槽；采用化学氧化工艺于所述第二栅极凹槽底部制备将暴露的所述半导体衬底表面予以覆盖的栅氧化物薄膜后，于所述第一栅极凹槽和所述第二栅极凹槽中制备金属栅极。上述的制备半导体器件的方法，其中，所述方法还包括：采用热氧化工艺制备所述氧化物层；其中，所述氧化物层的厚度大于所述栅氧化物薄膜的厚度。上述的制备半导体器件的方法，其中，所述方法还包括：采用沉积或外延生长工艺制备所述SiGe层。上述的制备半导体器件的方法，其中，所述方法还包括：采用SC-1刻蚀溶液去除所述TiN层，采用HCL、CF4或HBr刻蚀气体去除所述SiGe层。上述的半导体器件，其中，所述SiGe层中的Si：Ge为1:10～10:1。上述的半导体器件，其中，所述SiGe层的厚度为
所述TiN层的厚度为综上所述，由于采用了上述技术方案，本专利申请记载了一种半导体器件及制备半导体器件的方法，可基于传统的后高介电常数金属栅极的制备工艺(HKMGalllast)，在采用热氧化工艺制备氧化物层覆盖衬底结构后，去除位于核心器件区(即高压器件区)上的该氧化物层，并继续在核心器件区依次制备SiGe层和TiN层作为后续制备的样本栅与衬底之间的层间介质层，于介质层中形成具有侧墙及层间介质薄膜的样本栅极结构之后，依次去除样本栅、SiGe层和TiN层，以在核心器件区中采用化学氧化工艺制备栅氧化物薄膜及位于其上的金属栅极，进而使得形成器件结构的EOT尺寸满足工艺需求；由于在去除SiGe层和TiN层时，不会对上述的侧墙及层间介质薄膜造成损失，即有效的避免了传统工艺中去除样本栅的栅氧化物层时对侧墙及层间介质薄膜造成的损失，进而保证了后续制备的金属栅极结构的完整性，大大提高了最终制备器件的性能及良率。附图说明图1是本申请实施例中半导体器件的结构示意图；图2～12是本申请实施例中制备半导体器件的方法的流程结构示意图。具体实施方式本申请中的半导体器件及制备半导体器件的方法，均可应用于传统制备后高介电常数金属栅极的工艺中，主要用于改善层间介质薄膜(ILD)氧化本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，应用于后高介电常数金属栅极的制备工艺中，所述半导体器件包括：半导体衬底；SiGe层，位于所述半导体衬底之上；TiN层，覆盖所述SiGe层的上表面；样本栅极，覆盖所述TiN层的上表面；侧墙结构，将所述SiGe层、所述TiN层和所述样本栅层的侧壁均予以覆盖，以形成样本栅极结构。

【技术特征摘要】
1.一种半导体器件，其特征在于，应用于后高介电常数金属栅
极的制备工艺中，所述半导体器件包括：
半导体衬底；
SiGe层，位于所述半导体衬底之上；
TiN层，覆盖所述SiGe层的上表面；
样本栅极，覆盖所述TiN层的上表面；
侧墙结构，将所述SiGe层、所述TiN层和所述样本栅层的侧壁
均予以覆盖，以形成样本栅极结构。
2.如权利要求1所述的半导体器件，其特征在于，所述后高介
电常数金属栅极的制备工艺包括：
依次去除所述样本栅极、所述TiN层和所述SiGe层，以形成栅
极凹槽，并于所述栅极凹槽中制备高介电常数金属栅极结构。
3.如权利要求2所述的半导体器件，其特征在于，采用SC-1刻
蚀溶液去除所述TiN层，采用HCL、CF4或HBr刻蚀气体去除所述
SiGe层。
4.如权利要求2所述的半导体器件，其特征在于，所述高介电
常数金属栅极结构包括栅氧化物薄膜和金属栅极；
所述栅氧化物薄膜覆盖所述栅极凹槽暴露的所述半导体衬底的
表面，所述金属栅极设置于所述栅氧化物薄膜之上，以充满所述栅极
凹槽；
其中，采用化学氧化工艺制备所述栅氧化物薄膜。
5.如权利要求1所述的半导体器件，其特征在于，所述SiGe层

\t中的Si：Ge为1:10～10:1。
6.如权利要求1所述的半导体器件，其特征在于，所述SiGe层
的厚度为所述TiN层的厚度为7.一种制备半导体器件的方法，其特征在于，应用于后高介电
常数金属栅极的制备工艺中，所述方法包括：
提供一设置有高压器件区和低压器件区的半导体衬底；
制备一氧化物层覆盖位于所述高压器件区的所述半导体衬底；
沉积一SiGe层覆盖所述氧化物层的表面和位于所述低压器件区
...

【专利技术属性】
技术研发人员：禹国宾，何永根，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31