掩模与半导体结构制造技术

技术编号:13466238 阅读:70 留言:0更新日期:2016-08-04 20:40
本发明专利技术公开了一种半导体结构与掩模。半导体结构形成于基底上,其包括第一区与第二区;第一区包围第二区;第一区具有第一图案密度;而第二区具有第二图案密度,其中第一图案密度小于第二图案密度;第二区包括中央区与边界区;中央区具有第一临界尺寸;边界区具有第二临界尺寸,其中第一临界尺寸与第二临界尺寸之间的变异量小于6.5%。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种半导体结构与掩模。半导体结构形成于基底上,其包括第一区与第二区;第一区包围第二区;第一区具有第一图案密度;而第二区具有第二图案密度,其中第一图案密度小于第二图案密度;第二区包括中央区与边界区;中央区具有第一临界尺寸;边界区具有第二临界尺寸,其中第一临界尺寸与第二临界尺寸之间的变异量小于6.5%。【专利说明】掩模与半导体结构
本专利技术是有关于一种掩模与半导体结构。
技术介绍
随着半导体结构的临界尺寸(Critical Dimens1n, CD)日渐缩小,对光刻工艺的分辨率(Resolut1n)的要求也愈来愈高。一般而言,在同一半导体结构上,通常会具有高图案密度元件区(如存储单元区或阵列区)与低图案密度元件区(如周边区)。在高图案密度元件区接近低图案密度元件区的边界区(Boundary Reg1n),容易因为图案密度的差异过大,而导致半导体结构上的不均匀孔洞,甚至是盲孔(Blind Hole)缺陷的产生,使得产品的可靠度(Reliability)降低。因此,如何改善上述边界区的临界尺寸的均匀度,降低半导体结构上的缺陷以及盲孔,进而提高产品的可靠度将成为一门重要的课题。
技术实现思路
本专利技术提供一种掩模与半导体结构,其可改善掩模与半导体结构的临界尺寸的均匀性。本专利技术提供一种半导体结构,其可减少上述边界区中不均匀孔洞以及盲孔的问题。本专利技术提供一种半导体结构,其可应用在接触孔(Contact Hole,C/Η)、线与间隙(Line/Space,L/S)、单一沟道(ISO Trench)以及单一线(ISO Line)的结构。本专利技术提供一种半导体结构,其形成于基底上。上述半导体结构包括第一区与第二区。第一区具有第一图案密度。第二区具有第二图案密度,第一区包围第二区,且第一图案密度小于第二图案密度。第二区包括中央区与边界区。中央区具有第一临界尺寸。边界区具有第二临界尺寸,其中第一临界尺寸与第二临界尺寸之间的变异量小于6.5%。在本专利技术的一实施例中,上述第一区的宽度至少为350 μ m0在本专利技术的一实施例中,上述第二区为存储单元阵列区、存储单元区或阵列区。上述存储单元阵列区中每一图案的长度为36nm至120nm,宽度为36nm至120nm,每一图案的间距(Pitch)为 76nm 至 240nm。在本专利技术的一实施例中,上述第二区包括至少一种图案,上述至少一种图案包括开口、线、片或其组合。本专利技术提供一种掩模包括透明基板与遮蔽层。上述遮蔽层位于透明基板上。遮蔽层包括第一区与第二区。第一区具有多个次解析辅助图案(Sub-Resolut1n AssistFeatures, SRAF)。第二区具有多个主图案。第一区包围第二区,且第一区的宽度至少为1400 μmD在本专利技术的一实施例中,上述第二区包括中央区与边界区。中央区具有第一临界尺寸。边界区具有第二临界尺寸。第一临界尺寸与第二临界尺寸之间的变异量小于1.7%。在本专利技术的一实施例中,上述第一区与第二区相距0.048 μπι至0.48 μm的距离。在本专利技术的一实施例中,上述第二区为存储单元阵列区、存储单元区或阵列区。在本专利技术的一实施例中,上述主图案包括至少一种图案,上述至少一种图案包括方形、矩形、线形或其组合,上述次解析辅助图案包括方形、矩形、或线形。在本专利技术的一实施例中,上述次解析辅助图案在经过曝光工艺与显影工艺后,不会成像于基底上。在本专利技术的一实施例中,上述每一次解析辅助图案的线宽为60nm至200nm。在本专利技术的一实施例中,上述次解析辅助图案的排列方向与主图案的排列方向的夹角为O度至180度。基于上述,本专利技术的掩模可利用具有多个次解析辅助图案包围在多个主图案的周围,以改善在多个主图案的中央区与边界区的间的临界尺寸的均匀度,并减少边界区中缺陷与盲孔的产生。为让本专利技术的上述特征和优点能更明显易懂,下文特举实施例,并配合所附图式作详细说明如下。【附图说明】图1A是依照本专利技术的实施例所绘示的掩模示意图。图1B是图1A中第二区的主图案的局部放大示意图。图1C是图1A中第一区的次解析辅助图案的局部放大示意图。图2是依照本专利技术的实施例应用图1A的掩模所形成的半导体结构的上视图。图3为比较例I的掩模自边界区的角落到中央区的间的主图案的临界尺寸值。图4为本专利技术的实验例I的掩模自边界区的角落到中央区的间的主图案的临界尺寸值。图5为比较例2自基底边界区的角落到中央区的间的半导体结构的临界尺寸值。图6为本专利技术的实验例2自基底边界区的角落到中央区的间的半导体结构的临界尺寸值。【符号说明】10:掩模20:半导体结构100:透明基板102:遮蔽层104:次解析辅助图案106、206:主图案110、210:第一区120、220:第二区130、230:中央区140、240:边界区200:基底CD1、CD2、CD3、CD4:临界尺寸D1、D2:距离L:长度LW:线宽P:间距Rwl、Rw2、W:宽度【具体实施方式】图1A是依照本专利技术的实施例所绘示的掩模示意图。图2是依照本专利技术的实施例应用图1A的掩模所形成的半导体结构的上视图。请参照图1A,本专利技术的实施例的掩模10包括透明基板100与遮蔽层102。透明基板100可例如是玻璃、聚合物或其他合适的透明材料。在本实施例中,掩模10的图案比例为欲转移图案的4倍,因此,相较于图2的半导体结构20的距离、图案以及尺寸,以下所述掩模10的距离、图案以及尺寸为放大4倍。但本专利技术不限于此,在其他实施例中,掩模10的距离、图案以及尺寸亦可放大I倍、5倍或10倍不等。遮蔽层102位于透明基板100上。在一实施例中,遮蔽层102的材料可以是金属,例如是铬(Chr0me,Cr)或其他合适的材料。遮蔽层102的形成方法可以是化学气相沉积或物理气相沉积来沉积遮蔽材料层,之后再图案化。化学气相沉积例如是等离子体辅助化学气相沉积、低压力化学气相沉积等;物理气相沉积例如是蒸镀、溅射、离子束沉积等。遮蔽层102包括第一区110以及被第一区110包围的第二区120。第二区120例如是存储单元阵列区、存储单元区或阵列区。在一实施例中,第一区110与第二区120的距离Dl例如是0.048 μπι至0.48 μπι。在第一区110中,遮蔽层102具有多个次解析辅助图案104 ;在第二区120中,遮蔽层102具有多个主图案106。第二区120包括中央区130与在中央区130周围的边界区140。在中央区130的主图案106的临界尺寸为⑶I ;在边界区140的主图案106的临界尺寸为⑶2。倘若第二区120为存储单元阵列区时,理论上,其临界尺寸⑶I与临界尺寸⑶2的大小应该相近。然而,当第一区110与第二区120的图案密度差异过大而产生负载效应(Loading Effect)时,在中央区130的主图案106的临界尺寸⑶I与在边界区140的主图案106的临界尺寸⑶2之间的变异量增加。本专利技术实施例的掩模10,在第一区110中设置多个次解析辅助图案104,以降低在第一区110与第二区120的负载效应,藉提升光刻工艺与刻蚀工艺之后在基底200 (图2)上形成的图案的临界尺寸的均匀度。举例来说,当第一区110未设置多个次解析辅助图案104时,中央区130的主图案106的临界尺寸⑶I与边本文档来自技高网...

【技术保护点】
一种半导体结构,形成于一基底上,该半导体结构包括:一第一区,具有一第一图案密度;以及一第二区,具有一第二图案密度,其中该第一区包围该第二区,且该第一图案密度小于该第二图案密度,其中该第二区包括:一中央区,具有一第一临界尺寸;以及一边界区,具有一第二临界尺寸,其中该第一临界尺寸与该第二临界尺寸之间的变异量小于6.5%。

【技术特征摘要】

【专利技术属性】
技术研发人员:蔡丰年
申请(专利权)人:旺宏电子股份有限公司
类型:发明
国别省市:中国台湾;71

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