一种CPLD测频模块制造技术

本实用新型专利技术公开了一种CPLD测频模块，包括CPLD控制器，第一计数器的计数时钟输入端与D触发器的时钟输入端相连接，第一计数器的计数时钟输入端为被测信号输入端；第一计数器的清零端为测频启动信号输入端，第一计数器的清零端与D触发器的清零端相连接；D触发器的数据输入端与电源正极VCC相连接；与门的第一输入端与分频单元的输出端相连接，与门的第二输入端与D触发器的输出端相连接；第一计数器的进位输出端与非门的输入端相连接，与门的输出端与所述第二计数器的计数时钟输入端相连接；第二计数器的清零端与测频启动信号输入端相连接。本实用新型专利技术具有测量精度高、硬件电路简单并且工作可靠性高的优点。

【技术实现步骤摘要】

本技术涉及一种测频模块，具体是一种采用CPLD硬件电路进行频率测量的测频模块，属于信号测量

技术介绍
频率测量对于非电参数的电测量非常重要，通常可转换成电脉冲信号的物理量都可以通过测量频率的方法对其进行测量。频率测量原理通常分为两种：测频法和测周期法。测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为：fx＝Nx/Tg。测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为：fx＝fs/Ns。这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值有关。此外，目前也存在另外一种测频方法：多周期法。多周期法与测周期法原理较为接近，差别是其以被测信号的多个周期作为闸门时间，对标准信号进行计数，相比测周期法，多周期法可以采集得到得更多的被测信号样本，这有利于降低误差，提高测量精度。但是现有技术中多周期法的实现硬件往往是以单片机为核心配合各外围数字集成电路的测量系统，并且通常是采用单片机内部的计数器对标准信号进行计数测量，这导致现有技术中的上述方案存在以下缺陷(1)由于单片机内部计数器计数容量较小，并且计数容量不能修改，这对于提高测量灵活性与精度是一种限制；(2)由于需要其他数字集成电路(主要是计数器芯片、各种门电路和触发器芯片)相配合才能实现测量，这导致了电路设计复杂；(3)由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不高，测量精度的提高受限。
技术实现思路
针对现有技术存在的上述不足，本技术的目的是：怎样提供一种测量精度高、硬件电路简单并且工作可靠性高的CPLD测频模块。为了实现上述目的，本技术采用了以下的技术方案。一种CPLD测频模块，其特征在于：包括CPLD控制器，所述CPLD控制器包括D触发器、第一计数器、第二计数器和与门；所述与门具有三个输入端；所述第一计数器具有计数时钟输入端、清零端、计数输出端和进位输出端，所述第一计数器的计数时钟输入端为上升沿触发，所述第一计数器的清零端为高电平有效，所述第一计数器为二进制加法计数器，第一计数器的最大计数值为N，所述第一计数器的最大计数值N为自然数，N＞2；所述第二计数器具有计数时钟输入端、清零端和计数输出端，所述第二计数器的清零端为高电平有效；所述D触发器具有数据输入端、清零端、时钟输入端和输出端，所述D触发器时钟输入端为上升沿触发，所述D触发器的清零端为高电平有效；所述第一计数器的计数时钟输入端与所述D触发器的时钟输入端相连接，所述第一计数器的计数时钟输入端为被测信号输入端；所述第一计数器的清零端为测频启动信号输入端，所述第一计数器的清零端与所述D触发器的清零端相连接；所述D触发器的数据输入端与电源正极VCC相连接；所述与门的第一输入端与分频单元的输出端相连接，所述分频单元的输入端与CPLD控制器内部工作时钟信号端相连接；所述与门的第二输入端与所述D触发器的输出端相连接；所述第一计数器的进位输出端与非门的输入端相连接，所述非门的输出端与所述与门的第三输入端相连接；所述与门的输出端与所述第二计数器的计数时钟输入端相连接；所述第二计数器的清零端与测频启动信号输入端相连接。进一步的，所述测频启动信号输入端与启动开关相连接。相比现有技术，本技术具有如下优点：本技术中(1)对标准信号的计数测量由第二计数器完成，对多个被测信号周期的测量以确定“闸门时间”由于第一计数器完成，由于CPLD内部数字逻辑资源非常强大，实现上述两个计数器都非常容易，并且可以根据测量需要确定计数容量，因此本技术具有测量精度和测量灵活性高的优点；(2)本技术不需要外围数字芯片的配合即可实现测量，因此具有电路结构简单的优点；(3)内部计数测量由CPLD利用其丰富的内部数字逻辑资源实现，由于是纯数字电路硬件实现，使用芯片数量较少，因此运行可靠性高，工作状况稳定。(在硬件设计上，单片机为核心的系统通常会采用大量数字芯片配合最小系统实现各种功能，这种硬件构架往往存在测量精度低，稳定性差，并且使用大量数字芯片实现某些单片机不容易实现的功能，因此PCB板的面积和布线难度都会增大，并且工作可靠性和设计效率都会受到限制。)附图说明图1为本技术的电路结构图；具体实施方式下面结合附图和具体实施方式对本技术作进一步详细说明。如图1所示，本测频模块只由一片核心芯片，也即是CPLD控制器构成，(当然还必须具备CPLD控制器工作所需的时钟电路、复位电路与电源电路等外围电路)。CPLD控制器内部设置有D触发器、第一计数器、第二计数器和与门；(1)与门为一个三输入与门，该单元可以直接调用预定义门单元实现；(2)第一计数器具有计数时钟输入端、清零端、计数输出端和进位输出端，第一计数器的计数时钟输入端为上升沿触发，第一计数器的清零端为高电平有效，第一计数器为二进制加法计数器，它的最大计数值为N(该最大计数值可以根据需要进行修改，具体的可以采用原理图设计方式时调用不同计数容量的计数器即可，也可以在采用硬件描述语言实现时，修改代码中的相应参数，综合工具便会得到相应计数容量的计数器电路结构)。(3)第二计数器具有计数时钟输入端、清零端和计数输出端，第二计数器的清零端为高电平有效；上述两个计数器单元可以利用原理图设计方式调用计数器模块来实现。也可以由硬件描述语言编程实现，并将其创建为原理图符号以供调用，无论采用何种方式，最终都会被综合工具综合为网表电路结构固化在CPLD芯片内。(4)D触发器具有数据输入端、清零端、时钟输入端和输出端，所述D触发器时钟输入端为上升沿触发，所述D触发器的清零端为高电平有效；该单元可以由调用相应原理图单元实现。(5)分频单元，可以利用原理图设计方式调用分频器模块来实现各个单元之间的电路连接关系如下：第一计数器的计数时钟输入端与所述D触发器的时钟输入端相连接，第一计数器的计数时钟输入端为被测信号输入端；第一计数器的清零端为测频启动信号输入端，第一计数器的清零端与所述D触发器的清零端相连接；与门的第一输入端与分频单元的输出端相连接，分频单元的输入端与CPLD控制器内部工作时钟信号端相连接；与门的第二输入端与所述D触发器的输出端相连接；第一计数器的进位输出端与非门本文档来自技高网...

【技术保护点】
一种CPLD测频模块，其特征在于：包括CPLD控制器，所述CPLD控制器包括D触发器、第一计数器、第二计数器和与门；所述与门具有三个输入端；所述第一计数器具有计数时钟输入端、清零端、计数输出端和进位输出端，所述第一计数器的计数时钟输入端为上升沿触发，所述第一计数器的清零端为高电平有效，所述第一计数器为二进制加法计数器，第一计数器的最大计数值为N，所述第一计数器的最大计数值N为自然数，N＞2；所述第二计数器具有计数时钟输入端、清零端和计数输出端，所述第二计数器的清零端为高电平有效；所述D触发器具有数据输入端、清零端、时钟输入端和输出端，所述D触发器时钟输入端为上升沿触发，所述D触发器的清零端为高电平有效；所述第一计数器的计数时钟输入端与所述D触发器的时钟输入端相连接，所述第一计数器的计数时钟输入端为被测信号输入端；所述第一计数器的清零端为测频启动信号输入端，所述第一计数器的清零端与所述D触发器的清零端相连接；所述D触发器的数据输入端与电源正极VCC相连接；所述与门的第一输入端与分频单元的输出端相连接，所述分频单元的输入端与CPLD控制器内部工作时钟信号端相连接；所述与门的第二输入端与所述D触发器的输出端相连接；所述第一计数器的进位输出端与非门的输入端相连接，所述非门的输出端与所述与门的第三输入端相连接；所述与门的输出端与所述第二计数器的计数时钟输入端相连接；所述第二计数器的清零端与测频启动信号输入端相连接。...

【技术特征摘要】
1.一种CPLD测频模块，其特征在于：包括CPLD控制器，所述CPLD
控制器包括D触发器、第一计数器、第二计数器和与门；
所述与门具有三个输入端；所述第一计数器具有计数时钟输入端、清零
端、计数输出端和进位输出端，所述第一计数器的计数时钟输入端为上升沿
触发，所述第一计数器的清零端为高电平有效，所述第一计数器为二进制加
法计数器，第一计数器的最大计数值为N，所述第一计数器的最大计数值N
为自然数，N＞2；所述第二计数器具有计数时钟输入端、清零端和计数输出
端，所述第二计数器的清零端为高电平有效；所述D触发器具有数据输入端、
清零端、时钟输入端和输出端，所述D触发器时钟输入端为上升沿触发，所
述D触发器的清零端为高电平有效；
所述第一计数器的计数时钟输入端与所述D触发器的时钟输入端相连...

【专利技术属性】
技术研发人员：刘梅华，
申请(专利权)人：重庆电子工程职业学院，
类型：新型
国别省市：重庆;50