开关器件及连接开关器件的节点的方法技术

除其他以外，本发明专利技术公开了一种开关器件及连接开关器件的节点的方法。所述开关器件包括连接到诸如计算机接口端口在内的多个末端节点的共用节点。所述开关器件包括若干个开关电路，所述开关电路可串联连接以在所述共用节点与末端节点之间形成开关路径。开关电路可包括主开关，诸如晶体管，所述晶体管可被配置为通过自动改变其栅极的连接来承受正或负电压浪涌。

【技术实现步骤摘要】

本专利技术整体涉及电路，并且更具体地讲但不排他性地，涉及。
技术介绍
在将共用节点连接到多个末端节点的开关器件中使用开关电路，诸如在计算机接口端口应用中。作为具体例子，可在用于将一个端口连接到多个计算机接口端口(诸如通用串行总线(USB)端口、音频端口等)的开关器件中使用开关电路。在该例子中，开关电路可为微型USB开关(MUS)器件的一部分。开关器件可包括瞬态电压抑制(TVS) 二极管以保护开关电路免于高电压浪涌。
技术实现思路
在一个实施例中，开关器件包括共用节点，其连接到多个末端节点，诸如计算机接口端口的末端节点。该开关器件包括若干个开关电路，所述开关电路可串联连接以在共用节点与末端节点之间形成开关路径。开关电路可包括主开关，诸如晶体管，其可被配置为通过自动改变其栅极的连接来承受正或负电压浪涌。本申请公开了一种开关器件，所述开关器件包括:第一开关路径，所述第一开关路径将第一节点连接到第二节点，所述第一开关路径包括第一组串联开关电路；以及第二开关路径，所述第二开关路径将所述第一节点连接到第三节点，所述第二开关路径包括第二组串联开关电路，其中所述第一组串联开关电路中的开关电路响应于所述第一开关路径上的浪涌电压而将所述开关电路的晶体管的栅极自动连接到所述晶体管的漏极或所述晶体管的源极以“断开”所述晶体管并且打开所述第一开关路径。本申请公开了一种连接开关器件的节点的方法，所述方法包括:通过第一开关路径将共用节点连接到第一末端节点，所述第一开关路径包括串联连接的第一晶体管和第二晶体管；通过第二开关路径将所述共用节点连接到第二末端节点，所述第二开关路径包括串联连接的第三晶体管和第四晶体管；依据所述第一晶体管的源极上的电势相对于所述第一晶体管的漏极上的电势来将所述第一晶体管的栅极自动连接到所述第一晶体管的所述源极或所述第一晶体管的所述漏极。本申请还公开了一种开关器件，所述开关器件包括:共用节点；第一开关路径，所述第一开关路径将所述共用节点连接到第一末端节点，所述第一开关路径包括串联连接到第二晶体管的第一晶体管，所述第一晶体管的源极连接到所述第二晶体管的漏极，并且依据所述第一晶体管的所述源极上的电势相对于所述第一晶体管的所述漏极上的电势，所述第一晶体管的栅极连接到所述第一晶体管的所述源极或所述第一晶体管的所述漏极；以及第二开关路径，所述第二开关路径将所述共用节点连接到第二末端节点，所述第二开关路径包括串联连接到第四晶体管的第三晶体管，所述第三晶体管的源极连接到所述第四晶体管的漏极，并且依据所述第三晶体管的所述源极上的电势相对于所述第三晶体管的所述漏极上的电势，所述第三晶体管的栅极连接到所述第三晶体管的所述源极或所述第三晶体管的所述漏极。本领域的一般技术人员将在阅读本公开的全文后容易明白本专利技术的这些和其他特征，本公开的全文包括附图和权利要求书。【附图说明】图1示出了根据本专利技术的一个实施例的开关器件的示意图。图2和图3示出了根据本专利技术的一个实施例的图1的开关器件的开关电路，其分别被配置为承受正浪涌和负浪涌。图4和图5示出了根据本专利技术的一个实施例的用于如图2所示配置的开关器件的浪涌模拟。图6和图7示出了根据本专利技术的一个实施例的用于如图3所示配置的开关器件的浪涌模拟。图8和图9示出了根据本专利技术的实施例的开关器件的示意图。图10示出了根据本专利技术的一个实施例的开关电路的示意图。图11示出了图10的开关电路的简化示意图。图12和图13示出了根据本专利技术的实施例的供应电压选择电路的示意图。图14和图15示出了根据本专利技术的实施例的电压转换器的示意图。图16和图17示出了根据本专利技术的实施例的开关路径的示意图。在不同图示中使用相同参考标记指示相同或相似部件。【具体实施方式】在本公开中，提供许多特定细节，诸如电路、部件和方法的例子，以提供对本专利技术的实施例的透彻理解。然而，本领域的一般技术人员将认识到，可在没有特定细节中的一者或多者的情况下实践本专利技术。在其他情况下，未示出或描述熟知细节以免模糊本专利技术的方面。在本公开中，用“N” (例如，NO、N1、N2等)标记的晶体管是N型金属氧化物半导体(NMOS)晶体管，并且用“P” (例如，P1、P2等)标记的晶体管是P型金属氧化物半导体(PMOS)晶体管。此外，用“HV”标记的晶体管是高电压晶体管。作为具体例子，“HVN”(例如，HVNU HVN2等)表示高电压NMOS晶体管，并且“HVP” (例如，HVP1、HVP2等)表示高电压PMOS晶体管。如能够理解的，所提供的晶体管类型仅用于说明目的。还可依据应用的详情使用其他晶体管。可在开关器件中采用TVS 二极管以防御高电压浪涌。然而，TVS 二极管的使用可能在一些应用中为不合需要的。例如，外部TVS 二极管可能在外部部件数量最小化的应用中在MUS器件的共用节点上为不合需要的。此类MUS器件的开关电路因此必须在没有TVS二极管提供电压箝位的情况下经受住高电压(例如，+/-22V)浪涌测试。图1示出了根据本专利技术的一个实施例的开关器件100的示意图。例如，开关器件100可包括MUS器件。在图1的例子中，开关器件100将共用节点连接到一个或多个末端节点，所述末端节点可包括多个计算机接口端口。在图1的例子中，开关器件100被配置为将共用节点DP连接到末端节点103至107中的一个或多个。在图1的例子中，节点103至107分别包括音频端口、第一 USB端口(USBl)、第二 USB端口(USB2)、第一接收器/发射器端口(RTl)和第二接收器/发射器端口(RT2)。节点可连接到引脚，该引脚继而可连接到垫片102以允许便利地触及节点。例如，在浪涌测试期间，可借助于垫片102将测试电压引入到开关器件100中。可在共用节点DP的垫片102上施加测试电压以模拟开关路径上的正或负浪涌电压。开关路径可包括至少两个相对节点:一端上的共用节点以及另一端上的末端节点。在图1的例子中，开关器件100包括多个开关路径，包括从共用节点DP到末端节点103的第一开关路径、从共用节点DP到末端节点104的第二开关路径、从共用节点DP到末端节点105的第三开关路径、从共用节点DP到末端节点106的第四开关路径以及从共用节点DP到末端节点107的第五开关路径。开关器件100可依据待连接到共用节点的末端节点的数量来包括更多或更少的开关路径。在图1的例子中，每个开关路径包括一个或多个串联开关电路101。作为具体例子，从共用节点DP到末端节点103的开关路径包括三个串联开关电路101，从共用节点DP到末端节点104的开关路径包括三个串联开关电路101，从共用节点DP到末端节点105的开关路径包括三个串联开关电路101，等等。接通沿着开关路径的所有开关电路101将开关路径的一端上的共用节点连接到开关路径的末端节点。可通过“断开”沿着开关路径的开关电路101来打开该开关路径。共用节点DP上的数据源或接收器可因此通过“接通/断开”特定开关电路101来与末端节点103至107中的任一个连接或断开连接。在图1的例子中，开关电路101由其主开关表示，所述主开关在图1的例子中是晶体管NO (还在图10中示出)。为了图示清楚起见在图1至图3中仅标记一个晶体管NO。一般来讲，开关电路101的主开关本文档来自技高网...

【技术保护点】
一种开关器件，所述开关器件包括：第一开关路径，所述第一开关路径将第一节点连接到第二节点，所述第一开关路径包括第一组串联开关电路；以及第二开关路径，所述第二开关路径将所述第一节点连接到第三节点，所述第二开关路径包括第二组串联开关电路，其中所述第一组串联开关电路中的开关电路响应于所述第一开关路径上的浪涌电压而将所述开关电路的晶体管的栅极自动连接到所述晶体管的漏极或所述晶体管的源极以“断开”所述晶体管并且打开所述第一开关路径。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄雷，孟娜，科奈斯·P·斯诺登，
申请(专利权)人：快捷半导体苏州有限公司，快捷半导体公司，
类型：发明
国别省市：江苏;32