微电子封装制造技术

本发明专利技术实施例公开了一种微电子封装。该微电子封装具体包括：封装基板，具有芯片安置面；芯片，安装在所述封装基板的所述芯片安置面上，并且所述芯片的有源面向下朝向所述芯片安置面；多个输入/输出焊垫，分布在所述芯片的所述有源面之上；以及分立的无源元件，安装在所述芯片的有源面之上。本发明专利技术的微电子封装，能够降低IR(电压)降和改善电源完整性。

【技术实现步骤摘要】

本专利技术涉及半导体封装
，尤其涉及一种具有安装了无源元件的表面的微电子封装。
技术介绍
随着系统复杂性和运算速度的增加，IC(IntegratedCircuit，集成电路)的功率消耗剧烈地增加。另外，随着VLSI(VeryLargeScaleIntegration，超大规模集成电路)技术不可避免的规模，IC电源电压持续下降。降低额定电源电压会伴随着设备噪声容限(noisemargin)的减小，并且降低额定电源电压使得元件更易受到电源电压噪声的攻击。该噪声由动态AC(AlternatingCurrent，交流)电压波动和DC(DirectCurren，直流)电压降(即“IR”降，也称IR-压降)组成，其中，动态AC电压波动是由当前电源分配系统固有的频率相关的分布式寄生所引起。在微电子系统中，系统的IR降可以预算为三部分：芯片上(on-chip)、封装和电路板(board)。由于在祼芯片上的电网的精细特征尺寸(feature-size)，导致电阻损失严重；因为电阻损失严重，所以在芯片上的IR降已被广泛研究。为了降低IR降和改善电源完整性，一般在封装基板的顶面安装解耦电容或者在封装基板中设置解耦电容。但是，前述的基板级解耦电容仍然不是足够接近封装中的IC祼芯片，以处理在芯片上的IR降。期望放置尽可能接近IC祼芯片的高性能电容，以缩短瞬态响应时间(transientresponsetime)。专利
技术实现思路
有鉴于此，本专利技术实施例提供了一种微电子封装，能够降低IR降和改善电源完整性，并且具有成本效益。本专利技术提供了一种微电子封装，包括：封装基板，具有芯片安置面；芯片，安装在所述封装基板的所述芯片安置面上，并且所述芯片的有源面向下朝向所述芯片安置面；多个输入/输出焊垫，分布在所述芯片的所述有源面之上；以及分立的无源元件，直接安装在所述芯片的有源面之上。其中，所述分立的无源元件包括：解耦电容、电阻或电感。其中，所述输入/输出焊垫包括：接地输入/输出焊垫和电源输入/输出焊垫。其中，所述分立的无源元件为含有第一端部和第二端部的解耦电容，所述第一端部和所述第二端部分别电性连接至所述接地输入/输出焊垫和所述电源输入/输出焊垫。其中，进一步包括：在所述多个输入/输出焊垫上的多个凸块。其中，所述分立的无源元件具有小于所述凸块的高度的厚度。其中，进一步包括：在所述芯片的下方的所述凸块之间的底胶。本专利技术提供了一种半导体封装，包括：芯片，安装在所述封装基板的所述芯片安置面上，并且所述芯片的有源面向下朝向所述芯片安置面；多个输入/输出焊垫，分布在所述芯片的所述有源面上；重分布层结构，直接位于所述芯片的所述有源面上，并且位于所述芯片和所述封装基板的所述芯片安置面之间；以及分立的无源元件，直接安装在所述重分布层结构之上。其中，所述芯片的四条侧边被模塑料密封和围绕。其中，所述分立的无源元件包括：解耦电容、电阻或电感。其中，所述输入/输出焊垫包括：接地输入/输出焊垫和电源输入/输出焊垫。其中，所述分立的无源元件为含有第一端部和第二端部的解耦电容，其中，所述第一端部通过所述重分布层结构中的第一凸块焊垫电性连接至所述接地输入/输出焊垫，所述第二端部通过所述重分布层结构中的第二凸块焊垫电性连接至所述电源输入/输出焊垫。其中，进一步包括：在所述重分布层结构之上的多个凸块。其中，所述分立的无源元件具有小于所述凸块的高度的厚度。其中，所述分立的无源元件具有大于所述凸块的高度的厚度。其中，在所述封装基板的所述芯片安置面上设置相应于所述分立的无源元件的腔体，并且所述腔体具有容纳所述分立的无源元件的下部的深度。其中，所述分立的无源元件设置在凹进所述重分布层结构的腔体内。本专利技术实施例的有益效果是：本专利技术实施例，由于将分立的无源元件设置在芯片的有源面之上或者设置在重分布层结构之上，因此分立的无源元件能够尽可能地接近芯片中的祼芯片，从而能够降低IR降和改善电源完整性，并且具有成本效益。附图说明图1是根据本专利技术一实施例的诸如FCBGA(Flip-ChipBallGridArray，倒装芯片球栅阵列)封装等微电子封装的横截面示意图；图2是根据本专利技术另一实施例的诸如散出型晶圆级封装(Fan-OutWafer-Level-Package，Fan-OutWLP)等微电子封装的横裁面示意图；图3是根据本专利技术另一实施例的诸如散出型WLP等微电子封装的横截面示意图；以及图4是根据本专利技术另一实施例的诸如散出型WLP等微电子封装的横截面示意图。具体实施方式为了使本专利技术所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。本专利技术提供了一种改善的微电子封装，具有安装无源元件(如解耦电容)的表面，该无源元件设置得极为贴近IC祼芯片，从而能够降低IR降和改善电源完整性，并且具有成本效益。本专利技术关于一种改善的微电子封装，具有至少一个嵌入的、分立的解耦电容。该解耦电容设置得极为贴近芯片封装中的IC祼芯片。该嵌入的、薄的解耦电容可以有效地降低芯片上的IR降。图1是根据本专利技术一个实施例的微电子封装的横截面示意图，该微电子封装例如是FCBGA封装。如图1所示，微电子封装1包括：封装基板20，具有芯片安置面20a和底面20b。芯片10安装在封装基板20的芯片安置面20a之上。多个锡球210嵌在底面20b之上。芯片10具有有源面10a。在该有源面10a上提供了多个I/O(input/output，输入/输出)焊垫。倒置该芯片10并使其正面朝下地组装至芯片安置面20a。芯片10通过多个凸块110本文档来自技高网...

【技术保护点】
一种微电子封装，其特征在于，包括：封装基板，具有芯片安置面；芯片，安装在所述封装基板的所述芯片安置面上，并且所述芯片的有源面向下朝向所述芯片安置面；多个输入/输出焊垫，分布在所述芯片的所述有源面之上；以及分立的无源元件，直接安装在所述芯片的有源面之上。

【技术特征摘要】
2015.01.20 US 62/105,435;2015.03.17 US 62/134,014;1.一种微电子封装，其特征在于，包括：
封装基板，具有芯片安置面；
芯片，安装在所述封装基板的所述芯片安置面上，并且所述芯片的有源面
向下朝向所述芯片安置面；
多个输入/输出焊垫，分布在所述芯片的所述有源面之上；以及
分立的无源元件，直接安装在所述芯片的有源面之上。
2.如权利要求1所述的微电子封装，其特征在于，所述分立的无源元件包
括：解耦电容、电阻或电感。
3.如权利要求1所述的微电子封装，其特征在于，所述输入/输出焊垫包括：
接地输入/输出焊垫和电源输入/输出焊垫。
4.如权利要求3所述的微电子封装，其特征在于，所述分立的无源元件为
含有第一端部和第二端部的解耦电容，所述第一端部和所述第二端部分别电性
连接至所述接地输入/输出焊垫和所述电源输入/输出焊垫。
5.如权利要求1所述的微电子封装，其特征在于，进一步包括：在所述多
个输入/输出焊垫上的多个凸块。
6.如权利要求5所述的微电子封装，其特征在于，所述分立的无源元件具
有小于所述凸块的高度的厚度。
7.如权利要求5所述的微电子封装，其特征在于，进一步包括：在所述芯
片的下方的所述凸块之间的底胶。
8.一种半导体封装，其特征在于，包括：
封装基板，具有芯片安置面；
芯片，安装在所述封装基板的所述芯片安置面上，并且所述芯片的有源面
向下朝向所述芯片安置面；
多个输入/输出焊垫，分布在所述芯...

【专利技术属性】
技术研发人员：叶朝阳，洪志光，林子闳，方家伟，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71