一种FPGA部分重构在雷达信号处理中的装置及其实现方法制造方法及图纸

本发明专利技术一种FPGA部分重构在雷达信号处理中的装置与实现方法，利用FPGA部分重构的方法实现雷达信号中不同波形之间的动态切换。该装置包括FPGA核心芯片及其外围电路、ADC采样芯片及其外围电路、网口芯片电路、电源电路。所述实现方法为：步骤一：分析多种工作模式下FPGA程序中相同的处理流程与不同的处理流程。步骤二：编写各个模块的FPGA实现算法。步骤三：采用palnahead12.4软件进行区域分配，生成FPGA的烧写文件。步骤四：上位机发送部分配置文件进行功能模式的切换测试。本发明专利技术所采用动态部分重构的方法在一个硬件平台上实现不同的功能，功能的切换是实时的，且减少资源消耗，减少功率消耗。

【技术实现步骤摘要】

本专利技术为一种FPGA部分重构在雷达信号处理中的实现方法，该方法采用FPGA部分重构的功能能够在多种雷达工作模式之间进行动态切换，属于数字信号处理领域。
技术介绍
FPGA以其高密度的逻辑资源和丰富的硬件模块使得它能够很方便地进行用户定制以及重新配置。动态可重构是FPGA的一种关键特性，它能够使FPGA在正常工作的同时进行重新配置以实现逻辑功能的改变。动态重构通过时分复用FPGA的逻辑资源来提高整个设计的资源利用率，降低系统功耗。FPGA可重构从重构方式上可以分为动态重构与静态重构，静态重构只能在系统停止运行时才能进行，相对动态重构有较大的配置时隙，灵活性低。动态重构根据配置区域的大小可分为动态全局重构与动态部分重构两类，动态部分重构能够配置局部FPGA中的逻辑功能，整个系统上的时序能具有连续性，而动态全局重构是对整个FPGA进行配置，在配置状态下系统的逻辑混乱不可预测，整个系统的时序将出现断痕。动态部分重构相比动态全局重构它更改区域相对较小，具有更小的配置比特流文件，配置时隙也相对变小。动态部分重构技术可以对硬件系统正在运行的情况下进行修改，实现不同的逻辑功能，缩短开发周期，有着良好的应用前景。动态部分重构能在很大程度上提高FPGA的资源使用率降低系统功耗，它的优势有：(1)提高资源利用率。通常用可重构逻辑器件的计算任务密度来表示硬件资源利用率，局部动态重构技术通过对资源的时分复用来提高资源利用率。通常用配置在可重构逻辑器件上的计算任务占用的资源量和全部可重构逻辑器件的逻辑资源量的比值来计算资源利用率。(2)缩短系统重配置时间。当FPGA重新配置时，配置数据流越小则所需的配置时间越少。在进行重构时，局部动态重构技术只对局部资源进行重新配置，而且对现有的执行任务来说重构是不可见的，所以在理论上可以减少系统重配置时间。(3)提高系统稳定性。当系统出现问题时，局部动态重构技术可以将硬件分区进行隔离，通过对剩下的逻辑资源进行重配置，使用部分资源完成整体任务，从而提高系统的稳定性。随着雷达信号处理的实时性要求越来越高，信号处理带宽也越来越宽，这对FPGA的性能也提出了更高的要求。对于性能越高的FPGA其内部的逻辑资源相对也越多，这样对于FPGA的设计就会遇到一些问题：(1)FPGA内部逻辑资源的布线难度提高，布线策略的不同对FPGA逻辑和性能有很大的影响，一般来说FPGA的布线难度与芯片大小成平方比例；(2)FPGA的逻辑资源占用率也随着实际系统设计的难度增加而增加；(3)FPGA的损坏率也随着其内部逻辑资源数量的增加以及布线难度的增加而提升。FPGA动态重构就是在FPGA的硬件资源上动态地修改其逻辑功能，满足不同电路系统的功能要求。动态重构能够在资源比较有限的FPGA上，通过对硬件资源实现时分复用实现需要较大规模资源的项目，这样不仅大大提高FPGA的资源利用率而且节省了系统成本，减少了系统的能耗。针对上面情况以及实际项目需求，本人专利技术了一种FPGA部分重构在雷达信号处理中的结构与实现方法。本平台能够处理雷达信号中的不同波形(如线性调频波、步进频率波、频移键控波、相移键控波、幅度键控波)，能够根据不同的波形动态切换不同的处理模式。本系统以FPGA为核心处理器件，包含两路ADC采样模块和一路网口通信模块，ADC采样模块对输入的模拟雷达波形进行采样，网口通信模块接收部分配置文件并对FPGA进行重新配置，实现对不同雷达波形的处理，波形处理结果通过网口通信模块传输到上位机。
技术实现思路
本专利技术的目的在于提供一种FPGA部分重构在雷达信号处理中的结构与实现方法。利用FPGA部分重构的方法实现雷达信号中不同波形(如线性调频波、步进频率波、频移键控波、相移键控波、幅度键控波)之间的动态切换。本发明使用Xilinx公司的ISE12.4开发环境进行FPGA的软件设计，并采用Planahead12.4进行区域划分实现部分重构，采用VC++6.0编写上位机控制程序对部分重构进行控制。本专利技术一种FPGA部分重构在雷达信号处理中的结构与实现方法，该方法的实施是基于FPGA硬件系统结构，所述FPGA硬件包括FPGA核心芯片及其外围电路、ADC采样芯片及其外围电路、网口芯片电路、电源电路。系统的结构图如图1所示。FPGA核心芯片负责所有逻辑功能的实现。FPGA控制ADC芯片进行采样，并接收采样数据，FPGA内部对采样数据进行处理(线性调频波的脉冲压缩、步进频率波的脉冲压缩、频移键控波的解调、相移键控波的解调、幅度键控波的解调)。FPGA控制网口芯片实现上位机与FPGA之间的通信：FPGA处理后的雷达波形结果通过网口传输给上位机，同时FPGA接收上位机发送的部分配置文件和命令，如模式切换命令、启动工作命令、系统复位命令。FPGA芯片选用的是Xilinx公司的Virtex-6XC6VLX75T。Xilinx公司推出的Virtex-6系列FPGA包含一些新的、高级的特性。Virtex-6系列的FPGA所带的逻辑、数字信号处理、高速连接和微处理器功能为高性能逻辑设计、高性能DSP设计和高性能嵌入式系统设计提供了最佳解决方案。Virtex-6系列采用第三代ASMBLTM(高级硅片组合模块)柱式架构，包括了三个不同的子系列，每个子系列都包含不同的特性组合，可满足多种高级逻辑设计需求。Virtex-6系列的三种子系列分别是LXT，SXT，HXT。其中LXT具有高级串行连接功能的高性能逻辑；SXT具有高级串行连接功能的最强信号处理功能；HXT具有串行连接功能的最高带宽。此外，Virtex-6系列的FPGA采用了尖端的40nm铜工艺技术，为定制ASIC技术提供了一种可编程的选择方案，其内部包含多个系统级模块。本专利技术中FPGA不需要复杂的运算，选用LXT即可满足要求。FPGA只负责ADC采样控制、网口通信、雷达波形处理等功能，所以选用Virtex-6系列的XC6VLX75T，其资源能够满足设计要求。XC6VLX75T主要特点：1)11640个slice；2)6个MMCM(Mixed-ModeClockManagers)模块；3)5616KbitsRAM；4)360个通用I/O管脚；5)4个EthernetMACs。FPGA的外围电路包括电源滤波电路、时钟电路、配置模式控制电路和程序存储FLASH电路。电源滤波电路为了给FPGA提供噪声较小、稳本文档来自技高网...

【技术保护点】
一种FPGA部分重构在雷达信号处理中的结构，包括FPGA及其外围电路、ADC及其外围电路、网口芯片电路及电源电路；其特征在于：所述FPGA为核心芯片，负责所有逻辑功能的实现；FPGA控制ADC进行采样，并接收采样数据，FPGA内部对采样数据进行处理；FPGA控制网口芯片实现上位机与FPGA之间的通信：FPGA处理后的雷达波形结果通过网口传输给上位机，同时FPGA接收上位机发送的部分配置文件和命令；所述FPGA的外围电路包括电源滤波电路、时钟电路、配置模式控制电路和程序存储FLASH电路；电源滤波电路给FPGA提供噪声小且稳定的电压；时钟电路为FPGA提供所需的时钟信号；FPGA通过配置三个配置引脚的电平进行选择；FPGA在断电之后其内部布线逻辑会被清除，每次上电都需要重新配置，因此需要将FPGA程序生成的配置文件固化到程序存储FLASH中，每次上电FPGA从该FLASH中读取配置文件进行配置；ADC为采样芯片，负责对外部输入信号进行采样，把模拟信号转换为数字信号，ADC采样得到的数字信号送入FPGA内部进行数字处理；采用两片ADC对两路雷达波形进行采集；ADC的输入信号为差分信号，因此需要在信号输入端将输入的单端信号转为相应的差分信号；ADC转换完成的信号以LVDS DDR的方式传输给FPGA；所述ADC外围电路包括单端转差分电路和信号电平转换电路；单端转差分电路能够将输入的单端雷达信号转换为相应的差分信号；信号电平转换电路是为了将FPGA输出的控制信号转换为和ADC匹配电平；所述网口芯片电路是网口通信电路模块的核心控制芯片，它作为FPGA与上位机之间的桥梁，负责完成它们之间的数据传输；网口芯片电路上层信号与FPGA通过GMI接口相连；底层信号与网络物理层的RJ45水晶头相连；FPGA控制网口芯片电路工作在千兆网模式；FPGA处理后的雷达波形结果通过网口传输给上位机，同时FPGA接收上位机通过网口发送的部分配置文件和命令；所述电源电路为FPGA部分重构在雷达信号处理中的结构提供工作所需电压。...

【技术特征摘要】
1.一种FPGA部分重构在雷达信号处理中的结构，包括FPGA及其外围电路、
ADC及其外围电路、网口芯片电路及电源电路；其特征在于：
所述FPGA为核心芯片，负责所有逻辑功能的实现；FPGA控制ADC进行采
样，并接收采样数据，FPGA内部对采样数据进行处理；FPGA控制网口芯片实现
上位机与FPGA之间的通信：FPGA处理后的雷达波形结果通过网口传输给上位
机，同时FPGA接收上位机发送的部分配置文件和命令；
所述FPGA的外围电路包括电源滤波电路、时钟电路、配置模式控制电路和
程序存储FLASH电路；电源滤波电路给FPGA提供噪声小且稳定的电压；时钟电
路为FPGA提供所需的时钟信号；FPGA通过配置三个配置引脚的电平进行选择；
FPGA在断电之后其内部布线逻辑会被清除，每次上电都需要重新配置，因此需
要将FPGA程序生成的配置文件固化到程序存储FLASH中，每次上电FPGA从该
FLASH中读取配置文件进行配置；
ADC为采样芯片，负责对外部输入信号进行采样，把模拟信号转换为数字
信号，ADC采样得到的数字信号送入FPGA内部进行数字处理；采用两片ADC对
两路雷达波形进行采集；ADC的输入信号为差分信号，因此需要在信号输入端
将输入的单端信号转为相应的差分信号；ADC转换完成的信号以LVDSDDR的方
式传输给FPGA；
所述ADC外围电路包括单端转差分电路和信号电平转换电路；单端转差分
电路能够将输入的单端雷达信号转换为相应的差分信号；信号电平转换电路是
为了将FPGA输出的控制信号转换为和ADC匹配电平；
所述网口芯片电路是网口通信电路模块的核心控制芯片，它作为FPGA与上
位机之间的桥梁，负责完成它们之间的数据传输；网口芯片电路上层信号与
FPGA通过GMI接口相连；底层信号与网络物理层的RJ45水晶头相连；FPGA控
制网口芯片电路工作在千兆网模式；FPGA处理后的雷达波形结果通过网口传输
给上位机，同时FPGA接收上位机通过网口发送的部分配置文件和命令；
所述电源电路为FPGA部分重构在雷达信号处理中的结构提供工作所需电
压。
2.根据权利要求1所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：FPGA芯片选用的是Xilinx公司的Virtex-6XC6VLX75T。
3.根据权利要求1所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：所述的FPGA内部对采样数据进行处理包括线性调频波的脉冲压缩、
步进频率波的脉冲压缩、频移键控波的解调、相移键控波的解调及幅度键控波
的解调。
4.根据权利要求1所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：所述的命令为模式切换命令、启动工作命令及系统复位命令。
5.根据权利要求1所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：时钟电路为晶体振荡器，产生FPGA所需要的频率。
6.根据权利要求1所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：所述FPGA程序存储FLASH为Xilinx公司的XCF128X，该芯片的
容量为128Mbit，配置速率能到800Mb/s。
7.根据权利要求1所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：所述网口芯片电路中包含网口芯片，为88E1111-BAB1。
8.根据权利要求1所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：所述电源电路中，输入电压+5V，由5个电源转换芯片转换为所需
的其他电压；包括三片PTH05000WAD将+5V电压分别转换为所需要的D+3.3V、
D+1.0V和D+2.5V；一片LM1085提供D+1.8V；一片AMS1117提供A+3.3V。
9.根据权利要求8所述的一种FPGA部分重构在雷达信号处理中的结构，
其特征在于：所述电压分别提供给FPGA为D+2.5V和D+1.0V；程序存储FLASHD
为D+2.5V和D+1.8V；时钟电路为D+2.5V；ADC为D+3.3V和A+3.3V；网口芯片
电路为D+2.5V和D+1.0V。
10.一种利用权利要求1所述的FPGA部分重构在雷达信号处理中的结构的
实现方法，包括如下步骤：
步骤一：分析多种工作模式下FPGA程序中相同的处理流程与不同的处理
流程；接收上位机发送的部分配置文件，对FPGA进行部分重配置，动态处理多
种雷达波形并将处理结...

【专利技术属性】
技术研发人员：张玉玺，王占超，王俊，尹晗，陈力，王俊凯，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：北京;11