用于时钟和数据恢复的装置和方法制造方法及图纸

技术编号:13381027 阅读:84 留言:0更新日期:2016-07-21 12:45
提供了用于时钟和数据恢复(CDR)的装置和方法。在某些配置中,第一CDR电路捕获来自第一通道上接收的第一输入数据流的数据和边沿样本。数据和边沿样本用于产生主相位信号,它用于控制用于捕获数据样本的第一数据采样时钟信号的相位。另外,第一CDR电路基于主相位信号随时间的变化产生主相位误差信号,将主相位误差信号至少转发到第二CDR电路。第二CDR电路处理主相位误差信号以产生用于控制用于捕获来自第二通道上接收的第二输入数据流的数据样本的第二数据采样时钟信号的相位的从相位信号。

【技术实现步骤摘要】
用于时钟和数据恢复的装置和方法
本专利技术的实施例涉及电子设备,并且更具体地,涉及时钟和数据恢复电路。
技术介绍
时钟和数据恢复(CDR)电路可以用于从高速串行数据流中恢复数据的各种应用。例如,芯片到芯片的通信系统可以包括用于从第一集成电路(IC)或芯片到第二集成电路传送数据的两个或更多个串行通信链路或通道。另外,每个通道可以包括CDR电路,用于从在通道中接收到的输入数据流中恢复数据。通过在两个或更多个通道中并行传送数据,相对于使用单一通道的结构,芯片到芯片通信系统可以表现出整体更高的数据速率。
技术实现思路
在一个方面,提供了时钟和数据恢复(CDR)系统。CDR系统包括第一CDR电路和第二电路CDR。第一CDR电路配置以接收第一输入数据流,并且基于跟踪第一输入数据流产生主相位信号。第一CDR电路还配置以基于主相位信号随时间的变化产生主相位误差信号。第二CDR电路配置以接收第二输入数据流。第二CDR电路还配置以接收来自第一CDR电路的主相位误差信号,并且基于主相位误差信号产生第一从相位信号。第二CDR电路还配置以基于第一从相位信号跟踪第二输入数据流。在另一个方面,提供了时钟和数据恢复(CDR)的方法。该方法包括基于跟踪第一输入数据流,使用第一CDR电路,产生主相位信号,基于主相位信号随时间的变化产生主相位误差信号,基于主相位误差信号产生第一从相位信号,并且基于第一从相位信号,使用第二CDR电路跟踪第二输入数据流。在另一个方面,时钟和数据恢复(CDR)系统包括第一CDR电路和第二电路CDR。第一CDR电路配置以接收第一输入数据流,并且包括基于跟踪第一输入数据流,用于产生主相位信号的装置和用于产生主相位误差信号的装置。第二CDR电路配置以接收第二输入数据流和主相位误差信号,并且包括基于第一从相位信号,用于跟踪第二输入数据流的装置。附图说明图1是芯片到芯片通信系统的实施例的示意图。图2A是主时钟和数据恢复(CDR)电路的实施例的示意图。图2B是从CDR电路的实施例的示意图。图2C是可配置的主/从CDR电路的实施例的示意图。图3是示出用于CDR电路的时序图的一个实例的曲线图。图4A是根据一个实施例,相位差编码器的示意图。图4B是根据一个实施例,相位差解码器的示意图。图5是根据一个实施例,部分CDR电路的示意图。图6是根据一个实施例,时钟与数据恢复方法的流程图。图7是根据另一实施例,部分CDR电路的示意图。图8是根据另一实施例,部分CDR电路的示意图。图9是根据一个实施例,使用令牌传递,包括CDR电路的电子系统的示意图。图10A是根据另一实施例,相位差编码器的示意图。图10B是根据另一实施例,相位差解码器的示意图。具体实施方式实施例的以下详细描述呈现了本专利技术的具体实施例的各种描述。然而,本专利技术可以以权利要求书所定义和涵盖的许多不同方式予以体现。在本说明书中,参考了附图,其中相同的参考数字s可以指示相同或功能相似的元件。本文提供了用于时钟和数据恢复(CDR)的装置和方法。在某些配置中,芯片到芯片通信系统包括两个或多个从两个或多个串行数据通信链路或通道恢复数据的CDR电路。第一CDR电路从第一通道接收第一输入数据流,并且捕获来自第一输入数据流的数据样本和边沿样本。数据样本和边沿样本被用于产生主相位信号,第一CDR电路使用它控制用于捕获来自第一输入数据流的数据采样时钟信号的相位。另外,第一CDR电路基于主相位信号随时间的变化产生主相位误差信号,并且第一CDR电路至少将主相位误差信号转发到第二CDR电路。第二CDR电路处理主相位误差信号以产生用于控制用于捕获来自第二通道中接收的第二输入数据流的数据采样时钟信号的相位。通过将来自主CDR电路的主相位误差信号转发到一个或多个从CDR电路,可以降低芯片到芯片通信系统的功耗。例如,当主相位误差信号用于产生从CDR电路的从相位信号,可以关闭从CDR电路的边沿采样和/或延迟锁定环电路以降低功耗。在某些配置中,可以使用相位差编码器编码主相位误差信号。另外,已编码的主相位误差信号可以发送到包括用于解码主相位误差信号的相位差解码器的一个或多个从CDR电路。通过使用编码方案,可以放宽或取消主CDR电路和从CDR电路之间的时序约束。主CDR电路和一个或多个从CDR电路可以并行操作以跟踪通道中接收的输入数据。在某些实施例中,每个通道携带不同的数据并且没有一个通道是另一通道的冗余版本。通道间的随机抖动可以关联,这允许从CDR电路跟踪主CDR电路中的相位变化同时保持所接收的输入数据流的锁。在某些实现中,抖动的相关性可以由公共抖动源引起,例如用于产生通道中发送数据的电路和从通道恢复数据的CDR电路的参考时钟信号的时钟乘法器单元。在某些配置中,从CDR电路可以包括测定主CDR电路和从CDR电路间的抖动是否一致的抖动一致性测定电路。另外,当测定抖动不一致时,从CDR电路可以使用来自主CDR电路的分开的相位信息恢复输入数据。为了增强数据跟踪的鲁棒性,相对于主相信号,从CDR电路可以使用相位偏移进行操作。可以为每个从CDR电路各自选择相位偏移以提高数据跟踪性能。另外,在某些配置中,可以定期校准或更新相位偏移以防止相位漂移时从CDR电路失去锁定。例如,两个或多个CDR电路可以采用令牌传递方案来控制相位偏移校准的定时。当某些的从CDR电路持有令牌,从CDR电路可以使用来自主CDR电路单独相位信息跟踪输入数据,并且可以观测本地相位信息与主相位信息之间的差异以校准从CDR电路的相位偏移。图1是芯片到芯片通信系统10的一个实施例的示意图。芯片到芯片通信系统10包括第一集成电路(IC)或芯片1和第二集成电路2。芯片到芯片通信系统10根据本文的教导,示出了芯片到芯片的通信系统的一个实例。芯片到芯片通信系统可以使用两个或多个串行通信链路或通道以增加整体数据率。例如,包括8个各自以12.5Gb/s操作的通道可以具有约100Gb/s的整体数据速率。在图示的配置中,芯片到芯片通信系统10包括第一通道9a、第二通道9b和第三通道9c。虽然芯片到芯片通信系统10示为包括三个通道,芯片到芯片通信系统10可以包括更多或更少的通道。例如,在一个实施例中,芯片到芯片通信系统10包括8到2之间的通道。芯片到芯片通信系统的集成电路之间的聚合数据速率可能较高。例如,芯片到芯片通信系统可以工作在100Gb/s或更高。在高速芯片到芯片通信系统中,可能期望降低功耗以减小散热和/或提高集成电路可以工作温度的范围。在图示的配置中,第一IC1包括第一锁相环(PLL)3、第一发射器4a、第二发射器4b和第三发射器4c中。第一PLL3接收参考时钟信号CLKREF,并且产生发送时钟信号CLKTX。第一至第三发射器4a4c可以使用发送时钟信号CLKTX来控制第一道第三通道9a9c中数据传输的定时。第一至第三通道9a9c作为用于第一和第二集成电路1、2之间电传输数据流的导电通路。第一到第三通道9a9c可以包括印刷电路板(PCB)迹线、通孔和/或用于第一和第二集成电路1、2之间提供电连接的其他导电结构。第二集成电路2包括第二锁相环5、第一均衡器6a、第二均衡器6b、第三均衡器6c、第一时钟和数据恢复(CDR)电路7a、第二CDR电路7b和第三CDR电路7C。如图1本文档来自技高网...

【技术保护点】
一种时钟和数据恢复CDR系统包括:配置以接收第一输入数据流并且基于跟踪所述第一输入数据流产生主相位信号的第一CDR电路,其中所述第一CDR电路还配置以基于所述主相位信号随时间的变化产生主相位误差信号;和配置以接收来自所述第一CDR电路的主相位误差信号和第二输入数据流的第二CDR电路,其中所述第二CDR电路还配置以基于所述主相位误差信号产生第一从相位信号并且基于所述第一从相位信号跟踪所述第二输入数据流。

【技术特征摘要】
2015.01.12 US 14/594,4721.一种时钟和数据恢复CDR系统,包括:被配置为接收第一输入数据流并且基于跟踪所述第一输入数据流产生主相位信号的第一CDR电路,其中所述第一CDR电路还被配置为基于所述主相位信号随时间的变化产生主相位误差信号,其中第一CDR电路包括相位差编码器,所述相位差编码器被配置为通过编码所述主相位信号和所述主相位信号的延迟版本之间的差来生成所述主相位误差信号;和被配置为接收来自所述第一CDR电路的主相位误差信号和第二输入数据流的第二CDR电路,其中第二CDR电路包括相位差解码器,所述相位差解码器被配置为解码所述主相位误差信号并且生成解码的相位误差信号,其中所述第二CDR电路还被配置为基于所述解码的相位误差信号产生第一从相位信号并且基于所述第一从相位信号跟踪所述第二输入数据流。2.如权利要求1所述的CDR系统,其中所述主相位误差信号携带多位,其中所述相位差编码器生成所述主相位误差信号使得每次所述多位中的至多一位改变。3.如权利要求1所述的CDR系统,其中所述相位差编码器包括:被配置为通过将所述主相位信号延迟时钟信号的至少两个周期来产生所述主相位信号的所述延迟版本的周期延迟电路;被配置为基于所述主相位信号和所述主相位信号的所述延迟版本之间的差来产生差信号的减法器;和被配置为通过编码所述差信号来产生所述主相位误差信号的编码器。4.如权利要求3所述的CDR系统,其中所述编码器被配置为使用一位热码加零编码来编码所述差信号。5.如权利要求3所述的CDR系统,其中所述相位差解码器包括:被配置为通过解码所述主相位误差信号来产生解码的主相位差信号的解码器;和被配置为基于在所述时钟信号的两个或更多个周期上内插所述解码的主相位差信号来产生所述解码的相位误差信号的相位差内插器。6.如权利要求1所述的CDR系统,其中所述第二CDR电路包括至少包括边沿采样器、解串器或相位选择器之一的边沿跟踪电路,其中所述第二CDR电路被配置为当所述第二CDR电路使用所述解码的相位误差信号跟踪所述第二输入数据流时,关闭所述边沿跟踪电路的至少一部分。7.如权利要求1所述的CDR系统,其中所述第二CDR电路包括:被配置为产生所述第一从相位信号的相位控制电路,其中所述相位控制电路包括:被配置为产生本地相位信号的累加器;和被配置为通过基于所述解码的相位误差信号调整存储的相位信号来产生转发相位信号的相位判定电路。8.如权利要求7所述的CDR系统,其中所述相位控制电路还包括:被配置为基于将所述转发相位信号与所述本地相位信号进行比较来产生抖动一致性信号的抖动一致性检测电路,其中所述抖动一致性信号指示所述第一输入数据流和所述第二输入数据流之间的抖动是否一致,其中所述相位控制电路被配置为当所述抖动一致性信号指示所述抖动不一致时,使用所述本地相位信号产生第一从相位信号。9.如权利要求8所述的CDR系统,其中所述抖动一致性检测电路通过将在多个时钟周期上的所述转发相位信号和所述本地相位信号之间的平均差与容差信号进行比较来产生所述抖动一致性信号。10.如权利要求7所述的CDR系统,其中所述相位控制电路还包括:被配置为基于比较所述转发相位信号与所述本地相位信号来产生相位偏移信号的偏移校正电路。11.如权利要求10所述的CDR系统,其中所述偏移校正电路被配置为定期校准所述相位偏移信号以补偿所述主相位信号和所述第一从相位信号间的相位漂移。12.如权利要求11所述的CDR系统,还包括包含所述第二CDR电路的两个或更多个从CDR电路,其中所述两个或更多个从CDR电路被配置为在环形令牌接口上彼此之间传递或接收令牌,其中所述相位控制电路还包括被配置为传递或接收所述令牌的令牌处理电路,其中当所述令牌处理电路持有所述令牌时,所述偏移校正电路校准所述相位偏移信号。13.如权利要求10所述的CDR系统,其中,所述相位判定电路基于把所述存储的相位信号和所述解码的相位误差信号相加来产生所述转发相位信号,其中所述相位差解码器接收所述相位偏移信号并且部分地通过在时钟信号的多个周期上内插所述相位偏移信号来产生所述解码的相位误差信号。14.如权利要求10所述的CDR系统,其中所述偏移校正电路基于在时钟信号的多个周期上所述转发相位信号和所述本地相位信号之间的平均相位差来产生所述相位偏移信号。15.如权利要求1所述的CDR系统,还包括包含所述第二CDR电路的两个或更多个从CDR电路,其中所述两个或更多个从CDR电路被配置为在环形令牌接口上彼此之间传递或接收令牌,其中所述两个或更多个从CDR电路的每个从CDR电路被配置为当所述从CDR电路持有所述令牌时,相对于所述主相位信号更新本地相位偏移。16.如权利要求1所述的CDR系统,还包括包含所述第一CDR电路和第二CDR电路的三个或更多个CDR电路,其中所述三个或更多个CDR电路的至少两个CDR电路能够在主模式和从模式间配置。17.如权利要求1所述的CDR系统,其中所述第一CDR电路被配置为捕获来自所述第一输入数据流的第一多个数据样本和第一多个边沿样本,其中所述第一CDR电路还被配置为使用第一数据采样时钟信号来...

【专利技术属性】
技术研发人员:S·麦克拉肯J·肯尼K·泰姆
申请(专利权)人:美国亚德诺半导体公司
类型:发明
国别省市:美国;US

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