【技术实现步骤摘要】
用于时钟和数据恢复的装置和方法
本专利技术的实施例涉及电子设备,并且更具体地,涉及时钟和数据恢复电路。
技术介绍
时钟和数据恢复(CDR)电路可以用于从高速串行数据流中恢复数据的各种应用。例如,芯片到芯片的通信系统可以包括用于从第一集成电路(IC)或芯片到第二集成电路传送数据的两个或更多个串行通信链路或通道。另外,每个通道可以包括CDR电路,用于从在通道中接收到的输入数据流中恢复数据。通过在两个或更多个通道中并行传送数据,相对于使用单一通道的结构,芯片到芯片通信系统可以表现出整体更高的数据速率。
技术实现思路
在一个方面,提供了时钟和数据恢复(CDR)系统。CDR系统包括第一CDR电路和第二电路CDR。第一CDR电路配置以接收第一输入数据流,并且基于跟踪第一输入数据流产生主相位信号。第一CDR电路还配置以基于主相位信号随时间的变化产生主相位误差信号。第二CDR电路配置以接收第二输入数据流。第二CDR电路还配置以接收来自第一CDR电路的主相位误差信号,并且基于主相位误差信号产生第一从相位信号。第二CDR电路还配置以基于第一从相位信号跟踪第二输入数据流。在另一个方面,提供了时钟和数据恢复(CDR)的方法。该方法包括基于跟踪第一输入数据流,使用第一CDR电路,产生主相位信号,基于主相位信号随时间的变化产生主相位误差信号,基于主相位误差信号产生第一从相位信号,并且基于第一从相位信号,使用第二CDR电路跟踪第二输入数据流。在另一个方面,时钟和数据恢复(CDR)系统包括第一CDR电路和第二电路CDR。第一CDR电路配置以接收第一输入数据流,并且包括基于跟踪第一输入数据流, ...
【技术保护点】
一种时钟和数据恢复CDR系统包括:配置以接收第一输入数据流并且基于跟踪所述第一输入数据流产生主相位信号的第一CDR电路,其中所述第一CDR电路还配置以基于所述主相位信号随时间的变化产生主相位误差信号;和配置以接收来自所述第一CDR电路的主相位误差信号和第二输入数据流的第二CDR电路,其中所述第二CDR电路还配置以基于所述主相位误差信号产生第一从相位信号并且基于所述第一从相位信号跟踪所述第二输入数据流。
【技术特征摘要】
2015.01.12 US 14/594,4721.一种时钟和数据恢复CDR系统,包括:被配置为接收第一输入数据流并且基于跟踪所述第一输入数据流产生主相位信号的第一CDR电路,其中所述第一CDR电路还被配置为基于所述主相位信号随时间的变化产生主相位误差信号,其中第一CDR电路包括相位差编码器,所述相位差编码器被配置为通过编码所述主相位信号和所述主相位信号的延迟版本之间的差来生成所述主相位误差信号;和被配置为接收来自所述第一CDR电路的主相位误差信号和第二输入数据流的第二CDR电路,其中第二CDR电路包括相位差解码器,所述相位差解码器被配置为解码所述主相位误差信号并且生成解码的相位误差信号,其中所述第二CDR电路还被配置为基于所述解码的相位误差信号产生第一从相位信号并且基于所述第一从相位信号跟踪所述第二输入数据流。2.如权利要求1所述的CDR系统,其中所述主相位误差信号携带多位,其中所述相位差编码器生成所述主相位误差信号使得每次所述多位中的至多一位改变。3.如权利要求1所述的CDR系统,其中所述相位差编码器包括:被配置为通过将所述主相位信号延迟时钟信号的至少两个周期来产生所述主相位信号的所述延迟版本的周期延迟电路;被配置为基于所述主相位信号和所述主相位信号的所述延迟版本之间的差来产生差信号的减法器;和被配置为通过编码所述差信号来产生所述主相位误差信号的编码器。4.如权利要求3所述的CDR系统,其中所述编码器被配置为使用一位热码加零编码来编码所述差信号。5.如权利要求3所述的CDR系统,其中所述相位差解码器包括:被配置为通过解码所述主相位误差信号来产生解码的主相位差信号的解码器;和被配置为基于在所述时钟信号的两个或更多个周期上内插所述解码的主相位差信号来产生所述解码的相位误差信号的相位差内插器。6.如权利要求1所述的CDR系统,其中所述第二CDR电路包括至少包括边沿采样器、解串器或相位选择器之一的边沿跟踪电路,其中所述第二CDR电路被配置为当所述第二CDR电路使用所述解码的相位误差信号跟踪所述第二输入数据流时,关闭所述边沿跟踪电路的至少一部分。7.如权利要求1所述的CDR系统,其中所述第二CDR电路包括:被配置为产生所述第一从相位信号的相位控制电路,其中所述相位控制电路包括:被配置为产生本地相位信号的累加器;和被配置为通过基于所述解码的相位误差信号调整存储的相位信号来产生转发相位信号的相位判定电路。8.如权利要求7所述的CDR系统,其中所述相位控制电路还包括:被配置为基于将所述转发相位信号与所述本地相位信号进行比较来产生抖动一致性信号的抖动一致性检测电路,其中所述抖动一致性信号指示所述第一输入数据流和所述第二输入数据流之间的抖动是否一致,其中所述相位控制电路被配置为当所述抖动一致性信号指示所述抖动不一致时,使用所述本地相位信号产生第一从相位信号。9.如权利要求8所述的CDR系统,其中所述抖动一致性检测电路通过将在多个时钟周期上的所述转发相位信号和所述本地相位信号之间的平均差与容差信号进行比较来产生所述抖动一致性信号。10.如权利要求7所述的CDR系统,其中所述相位控制电路还包括:被配置为基于比较所述转发相位信号与所述本地相位信号来产生相位偏移信号的偏移校正电路。11.如权利要求10所述的CDR系统,其中所述偏移校正电路被配置为定期校准所述相位偏移信号以补偿所述主相位信号和所述第一从相位信号间的相位漂移。12.如权利要求11所述的CDR系统,还包括包含所述第二CDR电路的两个或更多个从CDR电路,其中所述两个或更多个从CDR电路被配置为在环形令牌接口上彼此之间传递或接收令牌,其中所述相位控制电路还包括被配置为传递或接收所述令牌的令牌处理电路,其中当所述令牌处理电路持有所述令牌时,所述偏移校正电路校准所述相位偏移信号。13.如权利要求10所述的CDR系统,其中,所述相位判定电路基于把所述存储的相位信号和所述解码的相位误差信号相加来产生所述转发相位信号,其中所述相位差解码器接收所述相位偏移信号并且部分地通过在时钟信号的多个周期上内插所述相位偏移信号来产生所述解码的相位误差信号。14.如权利要求10所述的CDR系统,其中所述偏移校正电路基于在时钟信号的多个周期上所述转发相位信号和所述本地相位信号之间的平均相位差来产生所述相位偏移信号。15.如权利要求1所述的CDR系统,还包括包含所述第二CDR电路的两个或更多个从CDR电路,其中所述两个或更多个从CDR电路被配置为在环形令牌接口上彼此之间传递或接收令牌,其中所述两个或更多个从CDR电路的每个从CDR电路被配置为当所述从CDR电路持有所述令牌时,相对于所述主相位信号更新本地相位偏移。16.如权利要求1所述的CDR系统,还包括包含所述第一CDR电路和第二CDR电路的三个或更多个CDR电路,其中所述三个或更多个CDR电路的至少两个CDR电路能够在主模式和从模式间配置。17.如权利要求1所述的CDR系统,其中所述第一CDR电路被配置为捕获来自所述第一输入数据流的第一多个数据样本和第一多个边沿样本,其中所述第一CDR电路还被配置为使用第一数据采样时钟信号来...
【专利技术属性】
技术研发人员:S·麦克拉肯,J·肯尼,K·泰姆,
申请(专利权)人:美国亚德诺半导体公司,
类型:发明
国别省市:美国;US
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