数据写系统和用于核心处理器的数据写方法技术方案

本发明专利技术实施例公开了数据写系统和数据写方法。其中系统包括：处理单元、存储设备、动态随机存取存储器DRAM和总线仲裁器，所述DRAM包括：用户缓冲器；缓冲器高速缓存器；以及直接存储器访问缓冲器；其中，所述处理单元用于执行多个写事件以通过第一写路径将所述数据的一部分从所述DRAM的所述用户缓冲器移至所述存储设备，以及通过第二写路径将所述数据的剩余部分从所述DRAM的所述用户缓冲器移至所述存储设备；其中，所述第一写路径经过所述DRAM的所述缓冲器高速缓存器，所述第二写路径不经过所述DRAM的所述缓冲器高速缓存器。实施本发明专利技术实施例减少了功率消耗并降低了对所述DRAM的访问次数。

【技术实现步骤摘要】

本专利技术涉及数据存取
，尤其涉及一种数据写系统和用于核心处理器的数据写方法。
技术介绍
在包括一个或多个处理器(processor)、存储器(memory)、以及输入/输出(I/O)装置或接口的典型的电子设备中，直接存储器访问(directmemoryaccess，DMA)传输经常用于传输输入/输出装置与存储器之间的数据。当处理器使用程序化的输入/输出而不用DMA，所述输入/输出在读或写操作的整个期间被完全占用，因此不能为处理器执行其他的任务。当处理器启动一个DMA传输，则处理器可在所述DMA传输进行过程中执行其他的操作，并在所述DMA完成时接收中断。许多硬件系统(包括硬盘驱动器控制器(disk-drivecontrollers)、显卡(graphicscards)、网卡(networkcards)以及声卡(soundcards))使用DMA。在多核处理器中，DMA还用于芯片内数据的传输。具有DMA通道的电子设备相较于不具有DMA通道的电子设备可在具有更少处理器开销的情形下向设备传输数据或从设备接收数据。相似的，一个多核处理器中的处理单元可在不占用处理器时间的情形下，将数据传输给它的本地存储器或从所述本地存储器接收数据，这允许计算和数据传输并行执行。
技术实现思路
本专利技术提供一种数据写系统和用于核心处理器的数据写方法。本专利技术的提供的数据写系统包括：处理单元、存储设备、动态随机存取存储器DRAM和总线仲裁器，其中，所述DRAM包括：用户缓冲器，用于存储需写入所述存储设备的数据；缓冲器高速缓存器；以及直接存储器访问缓冲器；其中，所述总线仲裁器耦接于所述处理单元、所述DRAM以及所述存储设备之间；其中，所述处理单元用于执行多个写事件以通过第一写路径将所述数据的一部分从所述DRAM的所述用户缓冲器移至所述存储设备，以及通过第二写路径将所述数据的剩余部分从所述DRAM的所述用户缓冲器移至所述存储设备；其中，所述第一写路径经过所述DRAM的所述缓冲器高速缓存器，所述第二写路径不经过所述DRAM的所述缓冲器高速缓存器。本专利技术提供的一种用于核心处理器的数据写方法，可应用于本专利技术实施例的处理单元的核心处理器，其可包括：执行多个写事件以通过第一写路径将所述数据的一部分从所述DRAM的所述用户缓冲器移至所述存储设备，以及通过第二写路径将所述数据的剩余部分从所述DRAM的所述用户缓冲器移至所述存储设备；其中，所述第一写路径经过所述DRAM的所述缓冲器高速缓存器，所述第二写路径不经过所述DRAM的所述缓冲器高速缓存器。本专利技术提供的另一种用于核心处理器的数据写方法，可应用于本专利技术实施例的处理单元的核心处理器，其可包括：执行多个第一写事件来通过第一写路径将所述数据的一部分从所述DRAM的用户缓冲器移至所述存储设备，其中，当所述第一写事件完成时，在所述第一路径上通过所述总线仲裁器访问了所述数据的所述一部分5次；根据所述第一写事件的数量确定是否执行顺序写程序；以及当所述顺序写程序执行时，执行多个第二写事件，以便通过第二写路径将所述数据的剩余部分从所述DRAM的用户缓冲器移至所述存储设备，其中，当所述第二写事件完成时，在所述第二写路径上通过所述总线仲裁器访问了所述数据的所述剩余部分3次。本专利技术提供的又一种用于核心处理器的数据写方法，可应用于本专利技术实施例的处理单元的核心处理器，其可包括：执行多个第一写事件来通过第一写路径将所述数据的一部分从所述DRAM的用户缓冲器移至所述存储设备，其中，当通过所述第一写路径将所述数据的所述一部分从所述DRAM的用户缓冲器移至所述存储设备时，所述核心处理器的一个1级高速缓存器获取了所述数据的所述一部分2次；根据所述第一写事件的数量确定是否执行顺序写程序；以及当所述顺序写程序执行时，执行多个第二写事件，以便在第二写路径将所述数据的剩余部分从所述DRAM的用户缓冲器移至所述存储设备，其中，当通过所述第二写路径将所述数据的所述剩余部分从所述DRAM的用户缓冲器移至所述存储设备时，所述核心处理器的所述1级高速缓存器获取了所述数据的所述剩余部分1次。通过实施本专利技术上述的技术方案，减少了功率消耗并降低了对所述DRAM的访问次数。【附图说明】图1为依据本专利技术的一个实施例的数据写系统100的示意图。图2A和图2B分别示出了依据本专利技术的一个实施例的写操作的第一阶段P1和第二阶段P2。图3示出了图1中的数据138和写操作的第一阶段P1和第二阶段P2的关系图。图4示出了依据本专利技术的一个实施例的用于核心处理器的数据写方法。【具体实施方式】以下将列举本专利技术一些实施例的详细实现，其中一部分实施例将结合附图进行描述。图1为依据本专利技术的一个实施例的数据写系统100的示意图。数据写系统100包括处理单元110，动态随机存取存储器(DynamicRandomAccessMemory，DRAM)130，存储设备(storagedevice)150以及总线仲裁器(arbiter)170。所述总线仲裁器170耦接于所述处理单元110、所述DRAM130以及所述存储设备150之间，用于分配访问所述DRAM130和所述存储设备150的权利。所述处理单元110包括两个处理器群集(processorclusters)125A、125B和一个高速缓存相干互联(cachecoherentinterconnect，CCI)设备120。所述处理器群集125A和125B中的任一个包括多个核心处理器和相应的高速缓存器(cache)。例如，所述处理器群集125A包括核心处理器112A、核心处理器112B、与所述核心处理器112A相对应的1级(level1)高速缓存器114A，与所述核心处理器112B相对应的1级高速缓存器114B，以及与所述核心处理器112A和所述核心处理器112B相对应的2级高速缓存器116A。另外，所述处理器群集125B包括核心处理器112C、核心处理器112D、与所述核心处理器112C相对应的1级(level1)高速缓存器114C，与所述核心处理器112D相对应的1级高速缓存器114D，以及与所述核心处理器112C和所述核心处理器112D相对应的2级高速缓存器116B。所述DRAM130包括用户缓冲器(buffer)135，用于存储海量数据(massdata)138；还包括缓冲器高速缓存器(buffercache)140和直接存储器访问(directm本文档来自技高网...

【技术保护点】
一种数据写系统，包括：处理单元、存储设备、动态随机存取存储器和总线仲裁器，其中，所述动态随机存取存储器包括：用户缓冲器，用于存储需写入所述存储设备的数据；缓冲器高速缓存器；以及直接存储器存取缓冲器；其中，所述总线仲裁器耦接于所述处理单元、所述动态随机存取存储器以及所述存储设备之间；其中，所述处理单元用于执行多个写事件以通过第一写路径将所述数据的一部分从所述动态随机存取存储器的所述用户缓冲器移至所述存储设备，以及通过第二写路径将所述数据的剩余部分从所述动态随机存取存储器的所述用户缓冲器移至所述存储设备；其中，所述第一写路径经过所述动态随机存取存储器的所述缓冲器高速缓存器，所述第二写路径不经过所述动态随机存取存储器的所述缓冲器高速缓存器。

【技术特征摘要】
2014.11.07 US 14/535,6251.一种数据写系统，包括：处理单元、存储设备、动态随机存取存储器和
总线仲裁器，其中，
所述动态随机存取存储器包括：
用户缓冲器，用于存储需写入所述存储设备的数据；
缓冲器高速缓存器；以及
直接存储器存取缓冲器；
其中，所述总线仲裁器耦接于所述处理单元、所述动态随机存取存储器以
及所述存储设备之间；
其中，所述处理单元用于执行多个写事件以通过第一写路径将所述数据的
一部分从所述动态随机存取存储器的所述用户缓冲器移至所述存储设备，以及
通过第二写路径将所述数据的剩余部分从所述动态随机存取存储器的所述用户
缓冲器移至所述存储设备；
其中，所述第一写路径经过所述动态随机存取存储器的所述缓冲器高速缓
存器，所述第二写路径不经过所述动态随机存取存储器的所述缓冲器高速缓存
器。
2.如权利要求1所述的数据写系统，其特征在于，所述处理单元包括至少
一个核心处理器，其中，所述处理单元执行多个第一写事件来将所述数据的所
述一部分从所述动态随机存取存储器的所述用户缓冲器移至所述存储设备，其
中，对应每一个所述第一写事件的数据依次通过所述核心处理器的一个1级高
速缓存器、所述缓冲器高速缓存器、所述核心处理器的所述1级高速缓存器以
及所述直接存储器访问缓冲器从所述动态随机存取存储器的所述用户缓冲器移
至所述存储设备。
3.如权利要求2所述的数据写系统，其特征在于，当所述第一写事件的数
量超过一个特定值，所述处理单元为所述数据的所述剩余部分执行一个顺序写
程序，以便通过所述第二写路径将所述数据的所述剩余部分从所述动态随机存
取存储器的所述用户缓冲器移至所述存储设备。
4.如权利要求2所述的数据写系统，其特征在于，所述处理单元执行多个

\t第二写事件来将所述数据的所述剩余部分从所述动态随机存取存储器的所述用
户缓冲器移至所述存储设备，其中，对应每一个所述第二写事件的数据依次通
过所述核心处理器的所述1级高速缓存器和所述直接存储器访问缓冲器从所述
动态随机存取存储器的所述用户缓冲器移至所述存储设备。
5.如权利要求4所述的数据写系统，其特征在于，所述第一写事件的数量
小于所述第二写事件的数量。
6.如权利要求1所述的数据写系统，其特征在于，所述处理单元包括至少
一个处理器群集，且所述处理器群集包括多个核心处理器，所述数据的所述一
部分被从所述动态随机存取存储器的所述用户缓冲器移至所述存储设备时，在
所述第一写路径上通过了所述核心处理器的所述1级高速缓存器2次，所述数
据的所述剩余部分被从所述动态随机存取存储器的所述用户缓冲器移至所述存
储设备时，在所述第二写路径上通过了所述核心处理器的所述1级高速缓存器1
次。
7.如权利要求1所述的数据写系统，其特征在于，所述存储设备为嵌入式
多媒体卡或USB闪存设备。
8.如权利要求1所述的数据写系统，其特征在于，所述动态随机存取存储
器中的所述缓冲器高速缓存器的容量小于所述用户缓冲器的容量以及小于所述
直接存储器存取缓冲器的容量。
9.一种用于核心处理器的数据写方法，其特征在于，所述核心处理器通过
耦接于动态随机存取存储器动态随机存取存储器和存储设备和所述核心处理器
之间的总线仲裁器将数据从所述动态随机存取存储器写入所述存储设备，所述
动态随机存取存储器包括用户缓冲器、缓冲器高速缓存器和直接存储器访问缓
冲器，所述方法包括：
执行多个写事件以通过第一写路径将所述数据的一部分从所述动态随机存
取存储器的所述用户缓冲器移至所述存储设备，以及通过第二写路径将所述数
据的剩余部分从所述动态随机存取存储器的所述用户缓冲器移至所述存储设

\t备；
其中，所述第一写路径经过所述动态随机存取存储器的所述缓冲器高速缓
存器，所述第二写路径不经过所述动态随机存取存储器的所述缓冲器高速缓存
器。
10.如权利要求9所述的用于核心处理器的数据写方法，其特征在于，所
述执行多个写事件以通过第一写路径将所述数据的一部分从所述动态随机存取
存储器的所述用户缓冲器移至所述存储设备，以及通过第二写路径将所述数据
的剩余部分从所述DRAM的所述用户缓冲器移至所述存储设备，包括：
执行多个第一写事件来将所述数据的所述一部分从所述动态随机存取存储
器的所述用户缓冲器移至所述存储设备，其中，对应每一个所述第一写事件的
数据依次通过所述核心处理器的一个1级高速缓存器、所述缓冲器高速缓存器、
所述核心处理器的所述1级高速缓存器以及所述直接存储器访问缓冲器从所述
动态随机存取存储器的所述用...

【专利技术属性】
技术研发人员：乔梦麟，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71