衬底、半导体器件及其制造方法技术

本发明专利技术提供一种衬底、半导体器件及其制造方法。所述衬底具有前表面和背表面，在所述衬底中，所述前表面的至少一部分由单晶碳化硅构成，所述衬底具有：不大于0.5nm的、在所述前表面处的表面粗糙度Ra的平均值，并且所述表面粗糙度Ra的标准偏差不大于0.2nm；小于0.3nm的、在所述背表面处的表面粗糙度Ra的平均值；以及不小于110mm的所述前表面的直径。

【技术实现步骤摘要】
衬底、半导体器件及其制造方法本申请是国家申请号为201280030546.0(国际申请号PCT/JP2012/069668，国际申请日2012年8月2日，专利技术名称“衬底、半导体器件及其制造方法”)之申请的分案申请。
本专利技术涉及衬底、半导体器件及其制造方法，并且更具体地，涉及其中前表面的至少一部分由碳化硅形成的衬底、半导体器件及其制造方法。
技术介绍
传统上已知诸如碳化硅单晶衬底的衬底，其中前表面的至少一部分由碳化硅形成。因为这样的碳化硅在热导率上比诸如氮化镓(GaN)的氮化物半导体高，所以期望由碳化硅构成的衬底作为用于控制高压和高电流的功率器件的材料。例如，美国专利公布No.2006/0225645(以下称为PTL1)公开了具有3英寸直径的碳化硅衬底，对于其而言，限定了关于翘曲或TTV(总厚度变化)的值，以便防止所获得的外延膜的膜质量由于在碳化硅衬底的前表面上形成外延膜时的不均匀温度分布而变差。另外，WO2010/119792(以下称为PTL2)公开了下述特性的定义：即，指定形状，诸如衬底的翘曲或弯曲，并且将在衬底的前表面侧上的表面粗糙度Ra的值设置为1nm或更小，并且将在衬底的背表面侧上的表面粗糙度Ra的值设置为100nm或更小。PTL2限定了如上的粗糙度，以便当在衬底的前表面上形成薄膜时保证衬底的规定形状。引用列表专利文献PTL1：US2006/0225645A1PTL2：WO2010/119792
技术实现思路
技术问题如上所述的PTL1不具体涉及衬底的表面粗糙度。虽然PTL2限定了衬底的前表面和背表面的表面粗糙度以便保证衬底的规定形状，但是它也未涉及在衬底的表面粗糙度(具体地说，在背表面侧上的表面粗糙度)和在衬底的前表面上形成的外延膜等的膜质量之间的关系。然而，作为本专利技术人的专注研究的结果，本专利技术人已经发现，当特别在衬底的背表面上的表面粗糙度大时，在衬底的前表面上生长外延膜的步骤中的热处理期间，在其上承载衬底的承受器和衬底的背表面之间的接触状态变化，并且因此，在衬底中产生在温度分布。这样的温度分布可能不利地影响所形成的外延膜的膜质量。另外，在衬底的前表面上形成外延膜并且在外延膜上形成半导体元件的步骤中，衬底的背表面可能被真空吸附。如果在这样的被真空吸附期间在背表面处的表面粗糙度大，则在一些情况下，衬底不能被可靠地吸附。因此，可能在形成半导体元件的步骤中产生缺陷。而且，当在衬底的背表面处的表面粗糙度大时，晶体缺陷可能在用于形成外延膜的热处理期间从衬底的背表面侧发展，并且衬底可能翘曲。那么，在衬底在大小上增大的情况下，衬底的翘曲量的绝对值变大，这可能导致在形成外延膜或形成元件的步骤中引起缺陷的因素。本专利技术被作出来解决上述问题，并且本专利技术的目的是提供一种能够实现降低在形成外延膜或半导体元件的步骤中产生的缺陷的概率的衬底、包括该衬底的半导体器件及其制造方法。对于问题的解决方案根据本专利技术的一种衬底是具有前表面和背表面的衬底，其中，前表面的至少一部分由碳化硅构成，在前表面处的表面粗糙度Ra的平均值不大于0.5nm并且该表面粗糙度Ra的标准偏差不大于0.2nm，在背表面处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm并且该表面粗糙度Ra的标准偏差不大于3nm，并且，前表面的直径不小于110mm。通过这样做，在衬底的前表面上形成外延层的步骤中，能够抑制在支撑衬底的承受器和衬底的背表面之间接触的状态中的局部改变。因此，能够抑制随着在接触的状态中的改变而出现在衬底上的不均匀温度分布这样的问题，并且结果，能够形成在膜质量上良好的外延层。在此，取决于衬底的材料，适合于形成外延层或形成器件的表面状态不同，并且受其表面粗糙度的影响也不同。即，适合于形成外延层等的表面粗糙度在根据本专利技术的其中前表面的至少一部分由碳化硅构成的衬底和由其他半导体材料构成的衬底之间不同。另外，因为机械和化学耐久性取决于材料而不同，所以用于控制在前表面处的工艺损坏层或表面粗糙度的加工条件(抛光条件)对于由不同材料制成的每一个衬底不同。因此，适当的加工方法也在根据本专利技术的由碳化硅构成的衬底和由其他材料构成的衬底之间不同。基于这样的发现，在根据本专利技术的衬底中，在背表面处的表面粗糙度Ra的平均值被控制为不小于0.3nm并且不大于10nm，并且其标准偏差被控制为不大于3nm。因此，在衬底的前表面上生长外延膜中，能够抑制在背表面侧上的晶体缺陷的产生或发展，并且因此，也能够抑制衬底的翘曲。结果，能够在形成外延膜的步骤中或在形成元件的随后步骤中降低归因于衬底的翘曲的缺陷的产生的概率。注意，表面粗糙度Ra指的是在JISB0601下定义的算术平均粗糙度Ra，并且，它被定义为通过下述方式而计算的值：在其平均线的方向上从粗糙度曲线提取参考长度，并且对从这个提取的线段的平均线至测量曲线的距离(偏差的绝对值)求和并平均。在衬底的前表面处的表面粗糙度Ra的平均值不大于0.5nm，如上所述，然而，优选的是，它不小于0.1nm并且不大于0.3nm。在表面粗糙度Ra不大于0.5nm的情况下，能够在衬底的前表面上形成良好的外延生长层。另外，在表面粗糙度Ra不小于0.1nm的情况下，抑制在诸如CMP(化学机械抛光)的抛光处理中在步骤数量上的增加，并且抑制在产率上的降低。因此，能够避免在制造成本上的过大增加。另外，虽然在衬底的前表面处的表面粗糙度Ra的标准偏差σ不大于0.2nm，如上所述，但是优选的是，它不大于0.1nm，并且更优选的是，它不大于0.05nm。在这样标准偏差σ不大于0.2nm的情况下，能够在衬底的前表面上形成均匀的外延生长层。而且，虽然在背表面处的表面粗糙度Ra的平均值不小于0.3nm并且不大于10nm，但是优选的是，它不小于0.4nm并且不大于5nm，并且更优选的是，它不小于0.5nm并且不大于2nm。应当注意，当在背表面处的表面粗糙度Ra的平均值不小于10nm时，在承受器和衬底的背表面之间的接触状态在形成外延生长层的步骤中局部改变(变化)。因此，在衬底中的温度分布变得不均匀，并且结果产生的外延层的质量可能降低。而且，由于在加热期间晶体缺陷从衬底的背表面的扩展导致的衬底的大翘曲的问题出现，并且在器件步骤中的产率可能降低。为了将在背表面处的表面粗糙度Ra的平均值设置为小于0.3nm，需要高度复杂的表面处理，这导致制造衬底的成本上的增加，以及在制造衬底的过程中降低的生产率。例如，为了将在衬底的背表面处的表面粗糙度Ra的平均值设置为小于0.3nm，需要使用胶态二氧化硅和化学成分等的CMP处理，因为难以利用使用中性金刚石浆液的正常抛光来实现这样值。虽然在背表面处的表面粗糙度Ra的标准偏差σ不大于3nm，如上所述，但是优选的是，它不大于1.5nm，并且更优选的是，它不大于0.7nm。通过这样做，在衬底的背表面和承受器之间的接触状态能够在整个背表面上大体均匀，并且因此，能够在衬底的前表面上形成均匀外延生长层。另外，衬底的背表面的直径被设置为110mm或更大。通过这样做，能够通过使用具有大面积的衬底来增大能够在衬底上形成的半导体元件(芯片)的数量。因此，能够减少在形成半导体元件的步骤(器件步骤)中的制造成本，并且能够改善生产率。根据本专利技术的一种半导体器件包括上述本文档来自技高网...

【技术保护点】
一种具有前表面和背表面的衬底，在所述衬底中，所述前表面的至少一部分由单晶碳化硅构成，所述衬底具有：不大于0.5nm的、在所述前表面处的表面粗糙度Ra的平均值，并且所述表面粗糙度Ra的标准偏差不大于0.2nm；小于0.3nm的、在所述背表面处的表面粗糙度Ra的平均值；以及不小于110mm的所述前表面的直径。

【技术特征摘要】
2011.08.05 JP 2011-1715051.一种具有前表面和背表面的衬底，在所述衬底中，所述前表面的至少一部分由单晶碳化硅构成，所述衬底具有：不大于0.5nm的、在所述前表面处的表面粗糙度Ra的平均值，并且所述表面粗糙度Ra的标准偏差不大于0.2nm；小于0.3nm的、在所述背表面处的表面粗糙度Ra的平均值，并且背表面粗糙度Ra的标准偏差不大于3nm；以及不小于110mm的所述前表面的直径。2.根据权利要求1所述的衬底，其中在所述单晶碳化硅中的氮浓度不高于2×1019/cm3。3.根据权利要求2所述的衬底，其中在所述单晶碳化硅中的氮浓度不低于4×1018/cm3并且不高于2×1019/cm3。4.根据权利要求1至3中的任何一项所述的衬底，其中满足关系表达式100≤D/T≤1000和0≤Wb/T≤0.2，其中，D表示所述前表面的直径，T表示所述衬底的厚度，并且Wb表示所述背表面的翘曲。5.根据权利要求1至3中的任何一项所述的衬底，其中所述前表面具有不小于125mm并且不大于300mm的直径。6.根据权利要求1至3中的任何一项所述的衬底，其中在所述前表面的所述至少一部分中的碳化硅的晶体结构是4H型，并且所述前表面的所述至少一部分包括具有相对于{0001}面不小于0.1°并且不大于10°的偏离角的晶面。7.根据权利要求1至3中的任何一项所述的衬底，其中在所述前表面...

【专利技术属性】
技术研发人员：石桥惠二，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP