本发明专利技术公开了一种基于FinFET器件的双时钟控制触发器，包括第一反相器和第二反相器构成的时钟控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管构成的主锁存器以及第五反相器、第六反相器、第三FinFET管和第四FinFET管构成的从锁存器，主锁存器和从锁存器的工作状态均由时钟控制触发器的时钟信号输入端输入的时钟信号控制，在该时钟信号控制下主锁存器和从锁存器交替工作；优点是在不影响电路性能的情况下，电路面积、延时、功耗和功耗延时积均较小。
【技术实现步骤摘要】
[00011本专利技术涉及一种双时钟控制触发器，尤其是涉及一种基于FinFET器件的双时钟控 制触发器。
技术介绍
近几十年来，便携式电子设备在消费电子、医学设备及工业仪器等领域的应用日 益广泛，集成电路作为便携式电子设备中的核心部分得到了飞速发展。触发器作为电子系 统的一种基本运算单元，被广泛运用在大规模的集成电路设计中。如在性能要求比较高的 微处理器以及单片机系统中，触发器的性能对整个系统性能的影响特别重要。由于电路采 用直流电源供电，电路的能量全部转换为热能散发出去，产生不可逆转的形式变换。我们可 以通过减少开关冗余跳变、降低节点电容以及降低电源电压的方法降低电路功耗。其中，降 低电源电压是最常用的低功耗设计技术之一。因为电路的动态功耗与电源电压的平方呈线 性关系，电路的静态功耗和漏功耗与电源电压呈线性关系。所以，降低电源电压是降低电路 功耗的最有效手段之一。但是，若电源电压值太小，电路的延时性能变差，电路工作速度和 电路数据通量会收到极大的抑制。 延时、功耗和功耗延时积是体现触发器性能的主要三个因素，优化这三个因素可 以优化触发器的性能从而提高整体系统的性能，其中，功耗延时积为功耗和延时的乘积，单 位为焦耳，因此功耗延时积是能量的衡量，可以作为一个开关器件性能的度量。在功耗延时 积基本不变的情况下，面积也是制约电路一个重要因素。 FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式 金氧半导体(CMOS)晶体管，具有功耗低，面积小的优点。鉴此，设计一种在不影响电路性能 的情况下，电路面积、延时、功耗和功耗延时积均较小的基于FinFET器件的双时钟控制触发 器具有重要意义。
技术实现思路
本专利技术所要解决的技术问题是提供一种在不影响电路性能的情况下，面积、延时、 功耗和功耗延时积均较小的基于FinFET器件的双时钟控制触发器。 本专利技术解决上述技术问题所采用的技术方案为:一种基于FinFET器件的双时钟控 制触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、 第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第一 FinFET管和 所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型 FinFET管，所述的第一反相器具有输入端和输出端，所述的第二反相器、所述的第三反相器 和所述的第五反相器的电路结构与所述的第一反相器的电路结构相同，所述的第四反相器 具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，所述的第六反相器的电 路结构和所述的第四反相器的电路结构相同；所述的第一反相器的输入端为所述的双时钟 控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、 所述的第二FinFET管的前栅、所述的第四反相器的第一时钟信号输入端、所述的第三 FinFET管的背栅和所述的第六反相器的第二时钟信号输入端连接，所述的第二反相器的输 出端、所述的第一 FinFET管的前栅、所述的第四反相器的第二时钟信号输入端、所述的第四 FinFET管的背栅和所述的第六反相器的第一时钟信号输入端连接，所述的第一 FinFET管的 源极和所述的第三FinFET管的源极均接入电源，所述的第一 FinFET管的背栅和所述的第二 FinFET管的背栅连接且其连接端为所述的双时钟控制触发器的信号输入端，所述的第一 FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输入端和所述的第四 反相器的输出端连接，所述的第二FinFET管的源极接地，所述的第三反相器的输出端、所述 的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接， 所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输入端和 所述的第六反相器的输出端连接且其连接端为所述的双时钟控制触发器的反相信号输出 端，所述的第四FinFET管的源极接地，所述的第五反相器的输出端和所述的第六反相器的 输入端连接且其连接端为所述的双时钟控制触发器的正相信号输出端;所述的第一 FinFET 管和所述的第三FinFET管的鳍的数量为2,所述的第二FinFET管和所述的第四FinFET管的 鳍的数量为1。 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管为高阈值FinFET管。该电路工作在高阈值状态，电路工作上速度稍微变慢，但是漏 功耗降低很多。 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四 FinFET管的阈值电压为0.6V。该电路中第一 FinFET管、第二FinFET管、第三FinFET管和第四 FinFET管的阈值电压取0.6V时，电路性能基本不变，且漏功耗得到了很大的减少。 所述的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管为P 型FinFET管，所述的第六FinFET管为N型FinFET管;所述的第五FinFET管的源极、所述的第 五FinFET管的背栅和所述的第六FinFET管的背栅均接入电源，所述的第五FinFET管的前栅 和所述的第六FinFET管的前栅连接且其连接端为所述的第一反相器的输入端，所述的第五 FinFET管的漏极和所述的第六FinFET管的漏极连接且其连接端为所述的第一反相器的输 出端，所述的第六FinFET管的源极接地；所述的第四反相器包括第七FinFET管和第八 FinFET管，所述的第七FinFET管为P型FinFET管，所述的第八FinFET管为N型FinFET管;所述 的第七FinFET管的源极接入电源，所述的第七FinFET管的前栅和所述的第八FinFET管的前 栅连接且其连接端为所述的第四反相器的输入端，所述的第七FinFET管的漏极和所述的第 八FinFET管的漏极连接且其连接端为所述的第四反相器的输出端，所述的第八FinFET管的 源极接地，所述的第七FinFET管的背栅为所述的第四反相器的第一时钟信号输入端，所述 的第八FinFET管的背栅为所述的第四反相器的第二时钟信号输入端;所述的第五FinFET管 的鳍的数量为2,所述的第七FinFET管的鳍的数量为1或者2,所述的第六FinFET管和所述的 第八FinFET管的鳍的数量为1。该电路中第四反相器和第六反相器由时钟控制，能够很好的 解决电路中的短路电流问题，从而减少短路功耗。 所述的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四 FinFET管、所述的第七FinFET管和所述的第八FinFET管为高阈值FinFET管，所述的第五 FinFET管和所述的第六FinFET管为低阈值FinFET管。该电路中N型的高阈值FinFET管具有 "与功能"，相当于两个同栅N型FinFET管串联，P型的高阈值FinFET管具有"或功能"，相当于 两个同栅P型FinFET管串联，减少了FinFET管的个数，两者电路性能相同，由于减本文档来自技高网...
【技术保护点】
一种基于FinFET器件的双时钟控制触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器和第六反相器，所述的第一FinFET管和所述的第三FinFET管为P型FinFET管，所述的第二FinFET管和所述的第四FinFET管为N型FinFET管，所述的第一反相器具有输入端和输出端，所述的第二反相器、所述的第三反相器和所述的第五反相器的电路结构与所述的第一反相器的电路结构相同，所述的第四反相器具有输入端、输出端、第一时钟信号输入端和第二时钟信号输入端，所述的第六反相器的电路结构和所述的第四反相器的电路结构相同；所述的第一反相器的输入端为所述的双时钟控制触发器的时钟信号输入端，所述的第一反相器的输出端、所述的第二反相器的输入端、所述的第二FinFET管的前栅、所述的第四反相器的第一时钟信号输入端、所述的第三FinFET管的背栅和所述的第六反相器的第二时钟信号输入端连接，所述的第二反相器的输出端、所述的第一FinFET管的前栅、所述的第四反相器的第二时钟信号输入端、所述的第四FinFET管的背栅和所述的第六反相器的第一时钟信号输入端连接，所述的第一FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的背栅和所述的第二FinFET管的背栅连接且其连接端为所述的双时钟控制触发器的信号输入端，所述的第一FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三反相器的输入端和所述的第四反相器的输出端连接，所述的第二FinFET管的源极接地，所述的第三反相器的输出端、所述的第四反相器的输入端、所述的第三FinFET管的前栅和所述的第四FinFET管的前栅连接，所述的第三FinFET管的漏极、所述的第四FinFET管的漏极、所述的第五反相器的输入端和所述的第六反相器的输出端连接且其连接端为所述的双时钟控制触发器的反相信号输出端，所述的第四FinFET管的源极接地，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的双时钟控制触发器的正相信号输出端；所述的第一FinFET管和所述的第三FinFET管的鳍的数量为2，所述的第二FinFET管和所述的第四FinFET管的鳍的数量为1。...
【技术特征摘要】
【专利技术属性】
技术研发人员：胡建平，张绪强，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33
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