小面积电子擦写式可复写只读存储器阵列的操作方法技术

本发明专利技术公开了一种小面积电子擦写式可复写只读存储器阵列的操作方法，此小面积电子擦写式可复写只读存储器阵列包含多条字元线、字线、共源线与子存储阵列，此些位元线区分为多组位元线，字线包含第一字线，共源线包含第一共源线，每一子存储阵列包含与两组位元线、一字线与一共源线连接的一第一存储单元、第二存储单元、第三存储单元、第四存储单元，其中第一存储单元、第二存储单元对称配置，第三存储单元、第四存储单元对称配置，且第一存储单元、第二存储单元与第三存储单元、第四存储单元以第一共源线分别对称配置。本发明专利技术可一次选择所有操作存储单元，并利用特殊的偏压设定来实现大量存储单元的写入及擦写。

【技术实现步骤摘要】

本专利技术涉及一种内存阵列，特别是涉及一种小面积电子擦写式可复写只读存储器阵列的操作方法。
技术介绍
互补式金属氧化半导体(ComplementaryMetalOxideSemiconductor，CMOS)制程技术已成为特殊应用集成电路(applicationspecificintegratedcircuit，ASIC)的常用制造方法。在计算机信息产品发达的今天，闪存(Flash)与带电可擦写可编程只读存储器(ElectricallyErasableProgrammableReadOnlyMemory，EEPROM)由于皆具备有电性写入和擦写数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。非挥发性内存为可编程的，其用以储存电荷以改变内存中晶体管的栅极电压，或不储存电荷以留下原内存中晶体管的栅极电压。擦写操作则是将储存在非挥发性内存中的电荷移除，使得非挥发性内存回到原内存中晶体管的栅极电压。对于目前的非挥发内存，其电路图与电路布局图分别如图1与图2所示，非挥发性内存是由许多存储单元所组成的一种内存，图中每一存储单元包含了一晶体管10与一电容结构12，每两个相邻的字节的存储单元之间会设有两条位元线，如此便会增加面积成本。而图3为每一存储单元的结构剖视图，由图可知，电容结构12设于晶体管10的一侧，由于这样的结构，同样会造成大面积，进而提高成本需求。因此，本案申请人针对上述现有技术的缺失，特别研发一种小面积电子擦写式可复写只读存储器阵列，并进而提出基于此架构的低电流低电压的操作方法，可同时复写大量存储单元。
技术实现思路
本专利技术的主要目的在于提供一种小面积电子擦写式可复写只读存储器阵列的操作方法，于具有小面积且低成本的电子擦写式可复写只读存储器架构下，利用特殊的偏压方式，实现大量存储单元写入及擦写的功能。为达上述目的，本专利技术提供一种小面积电子擦写式可复写只读存储器阵列的操作方法，应用于小面积电子擦写式可复写只读存储器阵列，此小面积电子擦写式可复写只读存储器阵列包含多条平行的位元线、字线与共源线，此些位元线区分为多组，其包含一第一组位元线与一第二组位元线，且字线与位元线互相垂直，并包含一第一字线，共源线与字线互相平行，并包含一第一共源线。另有多个子存储阵列，每一子存储阵列连接两组位元线、一字线与一共源线，每一子存储阵列包含一第一存储单元、第二存储单元、第三存储单元、第四存储单元。第一存储单元连接第一组位元线、第一共源线与第一字线，第二存储单元连接第二组位元线、第一共源线与第一字线，第一存储单元、第二存储单元互相对称配置，并位于第一共源线的同一侧。第三存储单元连接第一组位元线、第一共源线与第一字线，并以第一共源线为轴与第一存储单元对称配置。第四存储单元连接第二组位元线、第一共源线与第一字线，并以第一共源线为轴与第二存储单元对称配置，又第三存储单元、第四存储单元互相对称配置，且与第一存储单元、第二存储单元位于第一共源线的相异两侧。其中，第一存储单元、第二存储单元、第三存储单元、第四存储单元皆包含N型场效晶体管，且第一存储单元、第二存储单元、第三存储单元、第四存储单元皆作为操作存储单元，则在选取所有操作存储单元进行操作时，于所有操作存储单元连接的P型基板或P型井区施加基底电压Vsub，且于所有操作存储单元连接的位元线、字线、共源线分别施加位元电压Vb、字电压Vw、共源电压Vs，来进行写入或擦写。其中，于写入时，使满足Vsub接地，Vs＝Vb＝0，且Vw为高压的条件；于擦写时，使满足Vsub接地，Vs、Vb为高压，且Vw为浮接的条件。另外，当第一、第二、第三、第四存储单元中的场效晶体管为P型时，本专利技术也提供另一种小面积电子擦写式可复写只读存储器阵列的操作方法，在选取所有操作存储单元进行操作时，于所有操作存储单元连接的N型基板或N型井区施加基底电压Vsub，且于所有操作存储单元连接的位元线、字线、共源线分别施加位元电压Vb、字电压Vw、共源电压Vs，来进行写入或擦写。其中，于写入时，使满足Vsub为高压，Vw＝0，且Vs、Vb为高压的条件；于擦写时，使满足Vsub为高压，Vw为浮接，且Vs＝Vb＝0的条件。下面通过具体实施例配合所附的图式详加说明，当更容易了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。附图说明图1为现有技术中的非挥发性内存电路示意图；图2为图1的电路布局示意图；图3为现有技术中非挥发性内存中的存储单元结构剖视图；图4为本专利技术第一实施例的电路示意图；图5为本专利技术第一实施例的电路布局示意图；图6为本专利技术第一实施例的子存储阵列的电路示意图；图7为本专利技术中N型场效晶体管与电容的结构剖视图；图8为本专利技术中P型场效晶体管与电容的结构剖视图；图9为本专利技术第二实施例的电路示意图；图10为本专利技术第二实施例的电路布局示意图；图11为本专利技术第二实施例的子存储阵列的电路示意图。附图标记说明：10-晶体管；12-电容结构；14-位元线；16-位元线；18-第一组位元线；19-第二组位元线；20-字线；22-第一字线；24-共源线；26-第一共源线；28-子存储阵列；30-第一存储单元；32-第二存储单元；34-第三存储单元；36-第四存储单元；38-场效晶体管；40-电容；42-场效晶体管；44-电容；46-场效晶体管；48-电容；50-场效晶体管；52-电容；54-栅极接点；56-漏极接点；58-N型场效晶体管；60-P型半导体基板；62-导电栅极；64-电容；66-P型场效晶体管；68-N型半导体基板；70-导电栅极；72-电容。具体实施方式以下请同时参阅图4及图5，以介绍第一实施例。本专利技术包含多条平行的位元线14，其区分为多组位元线16，此些组位元线16包含一第一组位元线18与一第二组位元线19，此第一组位元线18与第二组位元线19皆包含一位元线14。另有与位元线14互相垂直的多条平行的字线20，其包含一第一字线22。与字线20互相平行的有多条平行的共源线24，其包含一第一共源线26。上述位元线14、字线20与共源线24会连接多个子存储阵列28，即2x2位存储单元。每一子存储阵列28连接两组位元线16、两条字线20与一共源线24，且每一子存储阵列28位于相邻的两组位元线16之间。由于每一子存储阵列28与位元线16、两条字线20、共源线24的连接关系极为相近，以下就相同处陈述。...

【技术保护点】
一种小面积电子擦写式可复写只读存储器阵列的操作方法，该小面积电子擦写式可复写只读存储器阵列包含：多条平行的、区分为多组的位元线，该些位元线包含一第一组位元线与一第二组位元线；多条平行的字线，与该些位元线互相垂直，并包含一第一字线；多条平行的共源线，与该些字线互相平行，并包含一第一共源线；及多个子存储阵列，每一该子存储阵列连接两组该位元线、一该字线与一该共源线，每一该子存储阵列包含：一第一存储单元，连接该第一组位元线、该第一共源线与该第一字线；以及一第二存储单元，连接该第二组位元线、该第一共源线与该第一字线，该第一存储单元、第二存储单元互相对称配置，并位于该第一共源线的同一侧；一第三存储单元，连接该第一组位元线、该第一共源线与该第一字线，并以该第一共源线为轴与该第一存储单元对称配置；及一第四存储单元，连接该第二组位元线、该第一共源线与该第一字线，并以该第一共源线为轴与该第二存储单元对称配置，又该第三存储单元、第四存储单元互相对称配置，且与该第一存储单元、第二存储单元位于该第一共源线的相异两侧，其中，该第一存储单元、第二存储单元、第三存储单元、第四存储单元皆包含位于P型基板或P型井区中的N型场效晶体管，且该第一存储单元、第二存储单元、第三存储单元、第四存储单元皆作为一操作存储单元，则在选取所有该操作存储单元进行操作时，该操作方法的特征在于：于所有该操作存储单元连接的该P型基板或该P型井区施加一基底电压Vsub，且于所有该操作存储单元连接的该位元线、该字线、该共源线分别施加一位元电压Vb、一字电压Vw、一共源电压Vs，并满足下列条件：写入时，满足Vsub接地；Vs＝Vb＝0；及Vw为高压；及擦写时，满足Vsub接地；Vs、Vb为高压；及Vw浮接。...

【技术特征摘要】
1.一种小面积电子擦写式可复写只读存储器阵列的操作方法，该小面
积电子擦写式可复写只读存储器阵列包含：多条平行的、区分为多组的位
元线，该些位元线包含一第一组位元线与一第二组位元线；多条平行的字
线，与该些位元线互相垂直，并包含一第一字线；多条平行的共源线，与
该些字线互相平行，并包含一第一共源线；及多个子存储阵列，每一该子
存储阵列连接两组该位元线、一该字线与一该共源线，每一该子存储阵列
包含：一第一存储单元，连接该第一组位元线、该第一共源线与该第一字
线；以及一第二存储单元，连接该第二组位元线、该第一共源线与该第一
字线，该第一存储单元、第二存储单元互相对称配置，并位于该第一共源
线的同一侧；一第三存储单元，连接该第一组位元线、该第一共源线与该
第一字线，并以该第一共源线为轴与该第一存储单元对称配置；及一第四
存储单元，连接该第二组位元线、该第一共源线与该第一字线，并以该第
一共源线为轴与该第二存储单元对称配置，又该第三存储单元、第四存储
单元互相对称配置，且与该第一存储单元、第二存储单元位于该第一共源
线的相异两侧，其中，该第一存储单元、第二存储单元、第三存储单元、
第四存储单元皆包含位于P型基板或P型井区中的N型场效晶体管，且该第
一存储单元、第二存储单元、第三存储单元、第四存储单元皆作为一操作
存储单元，则在选取所有该操作存储单元进行操作时，该操作方法的特征
在于：
于所有该操作存储单元连接的该P型基板或该P型井区施加一基底电
压Vsub，且于所有该操作存储单元连接的该位元线、该字线、该共源线分别
施加一位元电压Vb、一字电压Vw、一共源电压Vs，并满足下列条件：
写入时，满足Vsub接地；
Vs＝Vb＝0；及
Vw为高压；及
擦写时，满足Vsub接地；
Vs、Vb为高压；及
Vw浮接。
2.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中每一该子存储阵列位于相邻的两组该位元线之间。
3.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中该第一存储单元、第二存储单元、第三存储单元、第四存储
单元皆连接该第一字线，以共享同一接点。
4.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中该第一组位元线包含一该位元线，其连接该第一存储单元、
第三存储单元，且该第二组位元线亦包含一该位元线，其连接该第二存储
单元、第四存储单元。
5.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中该第一组位元线包含两条该位元线，其分别连接该第一存储
单元、第三存储单元，且该第二组位元线亦包含两条该位元线，其分别连
接该第二存储单元、第四存储单元。
6.如权利要求4或5所述的小面积电子擦写式可复写只读存储器阵列的
操作方法，其中相邻两个该子存储阵列中，该两个第三存储单元彼此相邻
且连接同一该位元线，以共享同一接点，该两个第四存储单元彼此相邻且
连接同一该位元线，以共享同一接点。
7.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中该第一存储单元中的该N型场效晶体管具有一漏极、一源极
及一导电栅极，且该漏极连接该第一组位元线，该源极连接该第一共源线，
又该第一字线的偏压经由与该N型场效晶体管的该导电栅极相同的多晶硅
形成的一电容耦合至该N型场效晶体管，该N型场效晶体管接收该第一组位

\t元线与该第一共源线的偏压，对该导电栅极进行写入数据或将该导电栅极
的数据进行擦写。
8.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中该第二存储单元中的该N型场效晶体管具有一漏极、一源极
及一导电栅极，且该漏极连接该第二组位元线，该源极连接该第一共源线，
又该第一字线的偏压经由与该N型场效晶体管的该导电栅极相同的多晶硅
形成的一电容耦合至该N型场效晶体管，该N型场效晶体管接收该第二组位
元线与该第一共源线的偏压，对该导电栅极进行写入数据或将该导电栅极
的数据进行擦写。
9.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中该第三存储单元中的该N型场效晶体管具有一漏极、一源极
及一导电栅极，且该漏极连接该第一组位元线，该源极连接该第一共源线，
又该第一字线的偏压经由与该N型场效晶体管的该导电栅极相同的多晶硅
形成的一电容耦合至该N型场效晶体管，该N型场效晶体管接收该第一组位
元线与该第一共源线的偏压，对该导电栅极进行写入数据或将该导电栅极
的数据进行擦写。
10.如权利要求1所述的小面积电子擦写式可复写只读存储器阵列的操
作方法，其中该第四存储单元中的该N型场效晶体管具有一漏极、一源极
及一导电栅极，且该漏极连接该第二组位元线，该源极连接该第一共源线，
又该第一字线的偏压经由与该N型场效晶体管的该导电栅极相同的多晶硅
形成的一电容耦合至该N型场效晶体管，该N型场效晶体管接收该第二组位
元线与该第一共源线的偏压，对该导电栅极进行写入数据或将该导电栅极
的数据进行擦写。
11.如权利要求7、8、9、10中任一所述的小面积电子擦写式可复写只
读存储器阵列的操作方法，其中该N型场效晶体管与该电容水平设于一半
导体基板中。
12.一种小面积电...

【专利技术属性】
技术研发人员：林信章，黄文谦，范雅婷，叶仰森，吴政颖，
申请(专利权)人：亿而得微电子股份有限公司，
类型：发明
国别省市：中国台湾;71