一种基于串行数据传输的背板制造技术

本实用新型专利技术提供一种扩张能力强，成本低的基于串行数据传输的背板。其包括串行背板总线、CPU板和多个电路板，所述背板上设置总线控制器和总线开关；所述CPU板和电路板分别通过串行背板总线连接背板，CPU板用于处理多个电路板之间信号；每一个电路板上安装有总线驱动器和总线接口芯片；所述总线开关根据总线控制器的指令选择电路板之间的数据传输路径。本实用新型专利技术提供了一种基于串行数据传输的背板，通过将总线控制器和总线开关设置于背板上，每一电路板上各安装有一个总线驱动器和一个总线接口芯片，并采用串行数据进行数据传输；从而解决了在多个电路板之间的串行数据传输，通过总线开关实现各电路板间数据信息交换，不仅扩展能力强，而且成本低。

【技术实现步骤摘要】

本技术涉及电力系统及电力电子
，具体为一种基于串行数据传输的背板。
技术介绍
随着高压变频方式的多样化以及对并网要求的提高，电力电子设备的控制策略和功率器件的控制方式越来越复杂，其对控制器的要求也越来越高。为实现数据共享，各个不同板卡的处理器需要对不同对象进行数据采集，将计算后的结果在板卡间进行实时信息交换。针对以上问题，目前应用到嵌入式系统中的传统总线主要有VME、PC1、CPC1、PC1-X等，这些总线类型大多都属于并行总线，但并行通信技术达到一定频率后，并行传输的数据开始失真。而串行总线一般采用差分信号，其功耗小、信号串扰小，可以大幅提高通信的频率，串行总线技术正在取代传统的并行总线成为高速接口的主流技术。在现有的串行技术中，Rapid 1和PC1-E标准最具有竞争性，是一种高性能低引脚数量基于包交换的系统级互连架构，是一个为满足当前及未来高性能嵌入式系统的需求而开发的标准。但是由于Rapid1内核的FPGA型号较少，成本较高，在变流器控制领域很少采用Rapid 1做背板总线，通常用在通信行业;而PC1-E可扩展板卡数固定，不能多主工作。
技术实现思路
针对现有技术中存在的问题，本技术提供一种扩张能力强，成本低的基于串行数据传输的背板。本技术是通过以下技术方案来实现:—种基于串行数据传输的背板，包括串行背板总线、CPU板和多个电路板，所述背板上设置总线控制器和总线开关;所述CPU板和电路板分别通过串行背板总线连接背板，CPU板用于处理多个电路板之间信号;每一个电路板上安装有总线驱动器和总线接口芯片；所述总线开关根据总线控制器的指令选择电路板之间的数据传输路径。优选的，至少包括一个CPU板。优选的，总线开关采用可编程逻辑器件。优选的，电路板为采样板、通讯板、1板、存储板或光纤板。优选的，CPU板采用DSP或ARM芯片。优选的，总线控制器包括编码器、解码器、发送数据缓冲器、接收数据缓冲器和主控制单元;所述解码器的输入端通过串行背板总线连接至CPU板，输出端连接至接收数据缓冲器输入端;所述接收数据缓冲器的输出端连接至主控制单元的输入端，主控制单元的输出端连接至解码器控制端;所述发送数据缓冲器的输出端连接至编码器的输入端，编码器的输出端通过串行背板总线连接至总线开关，编码器的控制端连接至主控制单元输出端。与现有技术相比，本技术具有以下有益的技术效果:本技术提供了一种基于串行数据传输的背板，通过将总线控制器和总线开关设置于背板上，每一电路板上各安装有一个总线驱动器和一个总线接口芯片，并采用串行数据进行数据传输;从而解决了在多个电路板之间的串行数据传输，通过总线开关实现各电路板间数据信息交换，不仅扩展能力强，而且成本低。进一步的，通过CPU板采用的可编程逻辑器件的设置，能够对其数据处理实现灵活配置，适应性强，更好的配合其扩展。【附图说明】图1是本技术实例中所述的串行背板总线的系统连接示意图。图2是本技术实例中所述各电路板之间数据传输的环形拓扑结构。图3是本技术实施例1的信号传输示意图。图4是本技术实例中所述各电路板之间数据传输的网状拓扑结构。图5是本技术实施例2的信号传输示意图。【具体实施方式】下面结合附图对本技术做进一步的详细说明，所述是对本技术的解释而不是限定。参照图1，本技术的优选实施例的连接示意图，具体结构如下。本技术实施例的基于串行数据传输的背板包括:串行背板总线、CPU板和多个电路板。通过串行背板总线将各电路板和CPU板连接于背板上，CPU板用于处理各电路板之间的信号。每个电路板上安装有总线驱动器和总线接口芯片，背板上安装有总线控制器和总线开关。其中，总线开关可根据总线控制器的指令选择各电路板间的数据传输路径;总线控制器与CPU板进行数据交互，实现对板卡槽位的状态监测和功能配置。由于将总线开关安装于背板上，并与各电路板相连接，实现了各电路板之间的数据传输，提高了背板的可扩展性。优选地，本技术实施例背板的CPU板选择2个，采用LVDS(LowVoltageDifferential Signaling)或LVTTL(Low Voltage Transistor-Transistor Logic)数据传输方式，以半双工方式与总线开关进行数据传输。在一些实施例中，CHJ板数量为I个或多个，能够实现多(PU板的控制架构，满足多控制器冗余，分布式计算等功能需求。本技术实施例的总线开关，采用可编程逻辑器件来实现。电路板可以为采样板、通讯板、1板、存储板或光纤板，本技术实施例的电路板选择采样板、1板、存储板和光纤板，每个电路板上分别有通道1、通道2，采用全双工传输方式与总线开关进行数据传输。CPU板采用DSP或ARM芯片。总线控制器从CPU板获取配置信息，然后总线开关根据总线控制器的指令选择各电路板之间的数据传输路径。传输路径可以是一对一方式、或多对一方式。该选择过程和配置过程属于常用技术，不再详细说明。本技术优选的实施例，可实现环形拓扑结构，在两CPU板中，CPU板I的通道I和通道2分别与采样板的通道2和1板的通道I相连，1板的通道2与光纤板的通道2相连，光纤板的通道I与CPU板2的通道2相连，CPU板的通道I与存储板的通道2相连，存储板的通路I与采样板的通道I相连，这样就形成了一种环形拓扑结构，以此类推，可实现不同的环形拓扑，如图2?3所示。进一步地，本技术实施例还可实现一种网状拓扑结构。以CPU板I为中心节点，通道I分别与采样板的通道I和CPU板2的通道I相连，通道2分别与存储板的通道2和光纤板的通道2相连，实现了一个最小的网状结构单元，网状拓扑结构由多个网状结构单元构成，如图4?5所示。在实现总线拓扑时，可根据需要选择通道I和通道2进行数据传输，可实现不同的网状总线拓扑。本技术实施例的总线控制器，包括编码器、解码器、发送数据缓冲器、接收数据缓冲器、主控制单元;解码器的输入端通过总线连接至CPU板，输出端连接至接收数据的缓冲器;数据缓冲器的输出端连接至主控制单元的输入端，主控制单元的控制端连接至解码器;发送数据缓冲器的输出端连接至编码器的输入端，编码器的输出端通过总线连接至总线开关，编码器的控制端连接至主控制单元。以上对本技术实施例所提供的一种基于串行数据传输的背板，进行了详细介绍，本文中应用了具体个例对本技术实施例的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术实施例的方法及其核心思想；同时，对于本领域的一般技术人员，依据本技术实施例的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术实施例的限制。【主权项】1.一种基于串行数据传输的背板，其特征在于，包括串行背板总线、CPU板和多个电路板， 所述背板上设置总线控制器和总线开关； 所述CPU板和电路板分别通过串行背板总线连接背板，CPU板用于处理多个电路板之间信号;每一个电路板上安装有总线驱动器和总线接口芯片； 所述总线开关根据总线控制器的指令选择电路板之间的数据传输路径。2.根据权利要求1所述的基于串行数据传输的背板，其特征在于，至少包括一个CRJ板。3.根据权本文档来自技高网...

【技术保护点】
一种基于串行数据传输的背板，其特征在于，包括串行背板总线、CPU板和多个电路板，所述背板上设置总线控制器和总线开关；所述CPU板和电路板分别通过串行背板总线连接背板，CPU板用于处理多个电路板之间信号；每一个电路板上安装有总线驱动器和总线接口芯片；所述总线开关根据总线控制器的指令选择电路板之间的数据传输路径。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡秀芝，苏位峰，卫三民，殷晓刚，
申请(专利权)人：中国西电电气股份有限公司，北京西电华清科技有限公司，
类型：新型
国别省市：陕西;61