本发明专利技术提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在其上形成有多个栅极结构，栅极结构包括位于最上层的栅极硬遮蔽层；在半导体衬底上依次沉积自对准接触阻挡层和层间介电层，覆盖栅极结构；去除位于栅极结构之间的层间介电层和自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口；在半导体衬底上沉积另一栅极硬掩蔽层，以提升位于栅极结构的最上层的栅极硬掩蔽层的厚度；去除另一栅极硬掩蔽层位于栅极结构之间的半导体衬底上的部分。根据本发明专利技术，形成自对准接触的同时，提高位于栅极结构的最上层的栅极硬掩蔽层的厚度，避免自对准接触与栅极结构之间的击穿电压的降低，提升存储器件的性能。
【技术实现步骤摘要】
本专利技术涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子 目.ο
技术介绍
在制造存储器元件时，通常形成自对准接触(SAC)以缩减存储器单元的尺寸。在沉积覆盖栅极结构的自对准接触阻挡层之后，形成具有自对准接触图案的掩膜层，例如图案化的光刻胶层。然后，通过蚀刻去除露出的自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口。在所述蚀刻过程中，位于栅极结构顶部的栅极硬掩蔽层的厚度减薄，填充构成自对准接触的材料于所述开口之后，会造成自对准接触与栅极之间的击穿电压的下降，影响存储器元件的性能。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有多个栅极结构，所述栅极结构包括位于最上层的栅极硬遮蔽层；在所述半导体衬底上依次沉积自对准接触阻挡层和层间介电层，覆盖所述栅极结构；去除位于所述栅极结构之间的层间介电层和自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口 ；在所述半导体衬底上沉积另一栅极硬掩蔽层，以提升位于所述栅极结构的最上层的所述栅极硬掩蔽层的厚度；去除所述另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。在一个TJK例中，所述栅极结构包括自下而上层叠的第一栅极介电层、第一栅极材料层、第二栅极介电层、第二栅极材料层和所述栅极硬掩蔽层。在一个示例中，所述第一栅极材料层构成浮栅，所述第二栅极材料层构成控制栅。在一个示例中，去除位于所述栅极结构之间的层间介电层和自对准接触阻挡层时，部分所述栅极硬掩蔽层被同时去除。在一个示例中，采用具有非理想台阶覆盖能力的沉积工艺实施所述另一栅极硬掩蔽层的沉积。在一个示例中，沉积的所述另一栅极硬掩蔽层位于所述栅极硬掩蔽层之上部分的厚度为100埃-1000埃。在一个示例中，采用微量蚀刻工艺或者湿法蚀刻工艺去除所述另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。在一个实施例中，本专利技术还提供一种采用上述方法制造的半导体器件。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。根据本专利技术，形成所述自对准接触的同时，提高位于所述栅极结构的最上层的所述栅极硬掩蔽层的厚度，避免所述自对准接触与所述栅极结构之间的击穿电压的降低，提升存储器件的性能。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1A-图1E为根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；图2为根据本专利技术示例性实施例一的方法依次实施的步骤的流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的半导体器件及其制造方法、电子装置。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。参照图1A-图1E，其中示出了根据本专利技术示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料为未掺杂的单晶硅，其表面晶向为〈110〉、〈111〉或其它晶向。在半导体衬底100中形成有各种阱(well)结构、隔离结构，为了简化，图示中予以省略。在半导体衬底100上形成有栅极结构101，作为示例，栅极结构101包括自下而上层叠的第一栅极介电层101a、第一栅极材料层101b、第二栅极介电层101c、第二栅极材料层1ld和栅极硬掩蔽层1le,第一栅极材料层1lb构成浮栅,第二栅极材料层1ld构成控制栅。所述栅极介电层包括氧化物层，例如二氧化硅(S12)层。所述栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。所述栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(S1N)层。作为示例，在本实施例中，所述栅极介电层为二氧化硅层，所述栅极材料层为多晶硅层，所述栅极硬掩蔽层为氮化硅层。所述栅极介电层、所述栅极材料层以及所述栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。此外，作为示例，在栅极结构101的两侧形成有侧壁结构102。其中，侧壁结构102由氧化物、氮化物或者二者的组合构成。接下来，执行低掺杂离子注入，以在半导体衬底100中形成低掺杂源/漏区103。对于半导体衬底100中的N型存储器单元区而言，所述低掺杂离子注入的掺杂离子可以是磷离子或者砷离子等。作为示例，当所述低掺杂离子注入的掺杂离子为磷离子时，离子注入的能量范围为l_20keV，离子注入的剂量为1.0Xe14-L OXe15Cm2;当所述低掺杂尚子注入的掺杂尚子为砷尚子时，尚子注入的能量范围为2_35keV,尚子注入的剂量为1.0X e14-l.0 X e15cm 2。对于半导体衬底100中的P型存储器单元区而言，所述低掺杂离子注入的掺杂离子可以是硼离子或者铟离子等。作为示例，当所述低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV,离子注入的剂量为1.0 X e14-l.0 X e15cm 2 ;当所述低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0X e14-l.0 X e15cm 2。在实施低掺杂离子注入之前或者同时，可选地，实施预非晶化注入(PAI)，以降低短沟道效应。预非晶化注入的注入离子包括锗、碳等III族和V族离子。接下来，执行袋状区离子注入，以在半导体衬底100中形成袋状区，为了简化，图示中予以省略。对于半导体衬底100中的N型存储器单元区而言，所述袋状区离子注入的深度略大本文档来自技高网...
【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个栅极结构，所述栅极结构包括位于最上层的栅极硬遮蔽层；在所述半导体衬底上依次沉积自对准接触阻挡层和层间介电层，覆盖所述栅极结构；去除位于所述栅极结构之间的层间介电层和自对准接触阻挡层，形成用于填充构成自对准接触的材料的开口；在所述半导体衬底上沉积另一栅极硬掩蔽层，以提升位于所述栅极结构的最上层的所述栅极硬掩蔽层的厚度；去除所述另一栅极硬掩蔽层位于所述栅极结构之间的半导体衬底上的部分。
【技术特征摘要】
【专利技术属性】
技术研发人员：李绍彬，朱先宇，陈超，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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