一种多处理器的数字音频矩阵控制设备及方法技术

本发明专利技术提供了一种多处理器的数字音频矩阵控制设备，包括SPI总线、主控ARM芯片、第一Flash存储模块和DSP模块，所述DSP模块包括DSP芯片和第二Flash存储模块，其中，所述第一Flash存储模块与所述主控ARM芯片连接，所述第二Flash存储模块与所述DSP芯片连接，所述主控ARM芯片通过所述SPI总线与所述DSP芯片连接，所述DSP模块至少有二个。本发明专利技术还提供了一种多处理器的数字音频矩阵控制方法。本发明专利技术的有益效果是：有利于多处理器的协同运作。

【技术实现步骤摘要】

本专利技术涉及数字音频矩阵控制方法，尤其涉及一种多处理器的数字音频矩阵控制设备及方法。
技术介绍
目前，数字音频矩阵的系统功能越来越复杂，性能要求越来越高。当音频处理系统采用多处理器协同运作以满足更高的性能需求时，处理器间的控制功能如何协同运作成为一个突出问题。
技术实现思路
为了解决现有技术中的问题，本专利技术提供了一种多处理器的数字音频矩阵控制设备及方法。本专利技术提供了一种多处理器的数字音频矩阵控制设备，包括SPI总线、主控ARM芯片、第一Flash存储模块和DSP模块，所述DSP模块包括DSP芯片和第二Flash存储模块，其中，所述第一Flash存储模块与所述主控ARM芯片连接，所述第二Flash存储模块与所述DSP芯片连接，所述主控ARM芯片通过所述SPI总线与所述DSP芯片连接，所述DSP模块至少有二个。作为本专利技术的进一步改进，所述DSP模块有八个。本专利技术还提供了一种多处理器的数字音频矩阵控制方法，包括以下步骤：S1、将权利要求1所述的多处理器的数字音频矩阵控制设备进行初始化；其中，步骤S1包括以下子步骤：S101、所述主控ARM芯片上电后，从所述第一Flash存储模块中加载执行程序；S102、所述主控ARM芯片检测各个所述DSP芯片的在位情况，按硬件顺序复位各个所述DSP芯片，所述DSP芯片上电并从与其连接的所述第二Flash存储模块中载入执行代码；S103、所述主控ARM芯片加载所述第一Flash存储模块中的配置参数，在等待所述DSP芯片初始化完成后，通过控制通道给各所述DSP芯片分配一个独立ID编号，作为通信对象的识别，最后将不同的参数配置按照一定规则，分发到各个所述DSP芯片；S104、各个所述DSP芯片通过接收识别不同的ID编号和不同的配置参数形成不同的业务流程分支，实现对音频的不同处理方式；S2、运行时通信；S3、升级。作为本专利技术的进一步改进，步骤S2包括以下子步骤：S201、控制终端通过网络将各种控制命令输入所述主控ARM芯片，所述主控ARM芯片在经过解析处理过后，按需求分配，形成控制数据流，通过所述SPI总线发送至各个所述DSP芯片，同时，所述主控ARM芯片根据需要，将配置参数信息保存至第一Flash存储模块中。作为本专利技术的进一步改进，步骤S2包括以下子步骤：S202、当所述DSP芯片需要向所述主控ARM芯片或所述控制终端回复或上报消息时，形成控制数据流通过SPI总线发送至所述主控ARM芯片。作为本专利技术的进一步改进，步骤S202中，所述DSP芯片将待传输的数据提前准备好，等待所述主控ARM芯片发起SPI传输，所述DSP芯片得到中断事件，数据传输在中断服务程序完成。作为本专利技术的进一步改进，步骤S3包括以下子步骤：S301、所述控制终端通过网络发送ARM升级或参数文件，由所述主控ARM芯片解析并对第一Flash存储模块进行烧写。作为本专利技术的进一步改进，步骤S3包括以下子步骤：S302、所述控制终端通过网络发送DSP升级程序文件，由所述主控ARM芯片解析发至相应的所述DSP芯片，所述DSP芯片对与其连接的第二Flash存储模块进行烧写。本专利技术的有益效果是：打通了从主控ARM芯片到各个DSP芯片间的控制数据通道，主控ARM芯片和多个DSP芯片之间形成了可靠通信，实现了主控ARM芯片对多个DSP芯的控制并接收回复数据的功能，有利于多处理器的协同运作。附图说明图1是本专利技术一种多处理器的数字音频矩阵控制设备的硬件框图。具体实施方式下面结合附图说明及具体实施方式对本专利技术进一步说明。如图1所示，一种多处理器的数字音频矩阵控制设备，包括SPI总线、主控ARM芯片3、第一Flash存储模块4和DSP模块，所述DSP模块包括DSP芯片5和第二Flash存储模块6，其中，所述第一Flash存储模块4与所述主控ARM芯片3连接，所述第二Flash存储模块6与所述DSP芯片5连接，所述主控ARM芯片3通过所述SPI总线与所述DSP芯片5连接，所述DSP模块至少有二个。如图1所示，所述DSP模块可以有2、3、4、5、6、7、8甚至更多个，所述DSP模块优选设置8个，即共有8个DSP芯片5和8个第二Flash存储模块6，每个DSP芯片5均连接一个独立的第二Flash存储模块6。所使用的主控ARM芯片3和所述DSP芯片5的主频高达450MHz，所述DSP芯片5的型号为C6748，可以支持较复杂协议的运行。本专利技术提供的一种多处理器的数字音频矩阵控制设备，完善了音频处理器软件、硬件平台，对于多核心处理器的应用提供了可能，便于高效研发，SPI、I2C、UART等接口已在市场上众多产品、不同平台中成熟应用，具有很强的稳定性和完善性。相较于其他接口，SPI接口优点有：驱动配置简单，便于研发的快捷；可达到兆级传输带宽，传输速率更快，对各项业务的处理都可以及时响应；因其主从工作方式，适用于一主多从的通信方式，便于多核心处理器的扩展；对于每个从设备都有独立的片选，准确性更高。本专利技术提供的一种多处理器的数字音频矩阵控制设备，在同一SPI总线上挂载1颗主控ARM芯片3和8颗所述DSP芯片5，每颗处理器芯片都有一个独立的FLASH存储模块主控ARM芯片3的FLASH第一Flash存储模块4用来存储加载用的程序和所有配置参数。DSP芯片5的第二Flash存储模块6只用来存储程序。主控ARM芯片3作为SPI主设备，8颗DSP芯片5均为从设备。主控ARM芯片3通过通信协议轮流与8颗DSP芯片5进行三段交互，传输控制数据流。主控ARM芯片3通过通信协议轮流与8颗DSP芯片5进行三段交互的分解流程为：第一段，主控ARM芯片3先向DSP芯片5发送待发送数据长度和可接收数据的空间大小，接收发送以主端为参照。第二段，DSP芯片5接收第一段数据后，将其与本端待发送数据长度和可接受数据的空间大小分别比较，将结果发送给主控ARM芯片3，主控ARM芯片3从DSP芯片5接收到实际可发送和可接收的有效数据长度。第三段，利用SPI全双工特性，主控ARM芯片3和DSP芯片5同时收发数据，数据长度由第二段所得结果决定，然后两端分别对有效数据进行处理。接下来该DSP芯片5准备接收下一次交互，主控ARM芯片3与下一颗DSP芯片5进行交互。主控ARM芯片3以轮询方式对8颗DSP芯片5分别进行交互。第一段和第二段交互，所传总长均为4字节，第三段所传数据长度是变长，由第二段结果决定，做到了即节省额外开销，又可变长传输，增加了总体数据吞吐量，减少了CPU的资源消耗。本专利技术还提供了一种多处理器的数字音频矩阵控制方法，包括以下步骤：S1、将权利要求1所述的多处理器的数字音频矩阵控制设备进行初始化；其中，步骤S1包括以下子步骤：S101、所述主控ARM芯片3上电后，从所述第一Flash存储模块4中加载执行程序；<本文档来自技高网...

【技术保护点】
一种多处理器的数字音频矩阵控制设备，其特征在于：包括SPI总线、主控ARM芯片、第一Flash存储模块和DSP模块，所述DSP模块包括DSP芯片和第二Flash存储模块，其中，所述第一Flash存储模块与所述主控ARM芯片连接，所述第二Flash存储模块与所述DSP芯片连接，所述主控ARM芯片通过所述SPI总线与所述DSP芯片连接，所述DSP模块至少有二个。

【技术特征摘要】
1.一种多处理器的数字音频矩阵控制设备，其特征在于：包括SPI总线、主控ARM芯片、第一Flash存储模块和DSP模块，所述DSP模块包括DSP芯片和第二Flash存储模块，其中，所述第一Flash存储模块与所述主控ARM芯片连接，所述第二Flash存储模块与所述DSP芯片连接，所述主控ARM芯片通过所述SPI总线与所述DSP芯片连接，所述DSP模块至少有二个。
2.根据权利要求1所述的多处理器的数字音频矩阵控制设备，其特征在于：所述DSP模块有八个。
3.一种多处理器的数字音频矩阵控制方法，其特征在于，包括以下步骤：
S1、将权利要求1所述的多处理器的数字音频矩阵控制设备进行初始化；
其中，步骤S1包括以下子步骤：
S101、所述主控ARM芯片上电后，从所述第一Flash存储模块中加载执行程序；
S102、所述主控ARM芯片检测各个所述DSP芯片的在位情况，按硬件顺序复位各个所述DSP芯片，所述DSP芯片上电并从与其连接的所述第二Flash存储模块中载入执行代码；
S103、所述主控ARM芯片加载所述第一Flash存储模块中的配置参数，在等待所述DSP芯片初始化完成后，通过控制通道给各所述DSP芯片分配一个独立ID编号，作为通信对象的识别，最后将不同的参数配置按照一定规则，分发到各个所述DSP芯片；
S104、各个所述DSP芯片通过接收识别不同的ID编号和不同的配置参数形成不同的业务流程分支，实现对音频的不同处理方式；
S2、运行时通信；
S3、升级。

【专利技术属性】
技术研发人员：禹然，
申请(专利权)人：深圳市东微智能科技有限公司，
类型：发明
国别省市：广东;44