本发明专利技术公开了一种超结VDMOS的制备方法，在N+衬底上生长第一N-外延层，通过光刻版先进行p型杂质的硼注入形成p型区，继续外延生长第二N-外延层，在第二N-外延上通过光刻版注入硼，形成body并推阱；接着在所述第二N-外延层上通过光刻界定出沟槽区域并进行深沟槽刻蚀和回填P-型单晶硅，形成超结VDMOS器件的P-pillar区；然后进行栅氧的热生长和N+型多晶硅的淀积；多晶硅光刻后，用光刻工艺界定出N+注入区域并注入N+外延层杂质，并退火形成N+源区；接着进行层间介质的淀积，并刻蚀出电极contact；溅射金属Al，光刻后形成最后的器件结构；还公开了一种超结VDMOS器件，通过本发明专利技术能够在保持沟槽的深宽和深宽比的情况下，能有效地提高击穿电压，提高器件的可靠性。
【技术实现步骤摘要】
本专利技术属于超结VDM0S的制备
，具体涉及一种超结VDM0S的制备方法及其超结VDM0S器件。
技术介绍
目前比较主流的高压超结制备工艺有两种，一种是以Infineon和ST位代表的多次注入和外延技术。另一种是以Toshiba和华宏为代表的沟槽刻蚀和回填技术。两种技术相比来说，多次注入和外延技术比较成熟但价格昂贵，沟槽刻蚀和回填技术工艺比较简单，成本相对也比较便宜，对沟槽刻蚀和回填形成超结的技术路径来说，击穿电压在很大程度上取决于沟槽的深度，深度越大，击穿电压越高，然而，如果沟槽的深宽比太大的话，回填P型的单晶硅工艺会是一个挑战，那就是容易形成空洞而影响器件的可靠性。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种超结VDM0S的制备方法及其超结VDM0S器件。为达到上述目的，本专利技术的技术方案是这样实现的: 本专利技术实施例提供一种超结VDM0S的制备方法，该方法为:在N+衬底上生长第一 N-外延层，通过光刻版先进行P型杂质的硼注入形成P型区，继续外延生长第二N-外延层，在第二N-外延上通过光刻版注入硼，形成body并推阱；接着在所述第二N-外延层上通过光刻界定出沟槽区域并进行深沟槽刻蚀和回填P-型单晶硅，形成超结VDM0S器件的P-pillar区；然后进行栅氧的热生长和N+型多晶硅的淀积；多晶硅光刻后，用光刻工艺界定出N+注入区域并注入N+外延层杂质，并退火形成N+源区；接着进行层间介质的淀积，并刻蚀出电极contact;溅射金属A1，光刻后形成最后的器件结构。上述方案中，所述进行深沟槽刻蚀形成的深沟槽和位于所述第一N-外延层的p型区对准。上述方案中，所述在N+衬底上生长厚度为10-20um的第一N-外延层。上述方案中，所述N+外延层杂质为As或P。本专利技术实施例还提供一种超结VDM0S器件，该器件包括叠加设置的N+衬底、第一 N-外延层、第二N-外延层，所述第一N-外延层内设置有P型区，所述第二N-外延层内设置有P-pillar区，所述P-pillar区与P型区对齐。上述方案中，所述P-pillar区与P型区之间的距离为3um到20um。与现有技术相比，本专利技术的有益效果:本专利技术通过注入一个嵌入的P型区和深沟槽p-pillar区对准、并p型区和p-pillar区有一定距离，在保持沟槽的深宽和深宽比的情况下，能有效地提高击穿电压，避免因为沟槽太深，P型Si回填引起可能的空洞，从而提高器件的可靠性。【附图说明】图1为本专利技术的步骤一的示意图； 图2为本专利技术的步骤二的示意图； 图3为本专利技术的步骤三形成body的示意图； 图4为本专利技术的步骤四形成p-pillar的示意图； 图5为本专利技术的步骤五的示意图； 图6为本专利技术的步骤六的示意图； 图7为本专利技术的步骤七的示意图； 图8为本专利技术的步骤八的示意图； 图9为传统沟槽超结的示意图； 图10为传统沟槽超结合本专利技术超结结构模拟的击穿电压对比图； 图11为传统沟槽超结合本专利技术超结结构模拟的电场延x=0的电场分布图。【具体实施方式】为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例提供一种超结VDM0S的制备方法，该方法为:在N+衬底上生长第一N-外延层，通过光刻版先进行P型杂质的硼注入形成P型区，继续外延生长第二 N-外延层，在第二N-外延上通过光刻版注入硼，形成body并推阱；接着在所述第二N-外延层上通过光刻界定出沟槽区域并进行深沟槽刻蚀和回填P-型单晶硅，形成超结VDM0S器件的P-pillar区；然后进行栅氧的热生长和N+型多晶硅的淀积；多晶硅光刻后，用光刻工艺界定出N+注入区域并注入N+外延层杂质，并退火形成N+源区；接着进行层间介质的淀积，并刻蚀出电极contact;派射金属A1，光刻后形成最后的器件结构。所述进进行深沟槽刻蚀和回填P-型单晶硅，形成超结VDM0S器件的P-pillar区和位于所述第一 N-外延层的p型区对准。所述在N+衬底上生长厚度为10-20um的第一N-外延层。本专利技术实施例还提供一种超结VDM0S器件，如图8所示，该器件包括叠加设置的N+衬底、第一N-外延层、第二N-外延层，所述第一N-外延层内设置有P型区，所述第二N-外延层内设置有P-pillar区，所述P-pillar区与P型区对齐。所述P-p i 1 lar区与P型区之间的距离为3um到20um。实施例: 本专利技术实施例提供一种超结VDM0S的制备方法，该方法通过以下步骤实现为: 步骤一:如图1所示，在N+衬底外延生长厚度10-20um的第一 N-外延层，通过光刻版注入boron形成p型区。步骤二:在第一外延层上继续生长第二 N-外延层，如图2所示。步骤三:第二 N-外延层上热生长400A氧化层，通过光刻版注入p型杂质并推阱形成body，如图3所示。步骤四:接下来用光刻版进行深沟槽刻蚀和p型单晶硅的回填，利用CMP技术把沟槽外部的P型Si去除，开$成p-piliar，如图4所示。步骤五:接下来进行一定厚度的栅氧热生长并进行N型掺杂的poly淀积，通过光刻版po ly干法刻蚀，形成栅极，如图5所示。步骤六:然后通过光刻版注入N型杂质(As或P并推阱，形成N+源区，如图6所示。步骤七:接着一定厚度的Si02层的淀积生长(S卩ILD)并进行孔的光刻形成contact，如图7所示。步骤八:最后金属A1的溅射和光刻，形成器件的最终结构，如图8所示。如图8、9所示，本专利技术超结结构(图8)与为传统沟槽超结结构(图9)对比，其中沟槽深度和整个外延层厚度相同。图10为传统沟槽超结合本专利技术超结结构模拟的击穿电压对比图，其中沟槽深度和整个外延层厚度相同，从模拟的击穿电压结果来看，本专利技术引入嵌入的P型区，能有效提高器件的击穿电压。图11为传统沟槽超结合本专利技术超结结构模拟的电场延x=0的电场分布，其中沟槽深度和整个外延层厚度相同，击穿电压就是电场沿y方向的积分，由于本专利技术嵌入P型区的引入，使得电场在尾端下降更为平缓，从而使电场的积分面积更大，从而击穿电压增加。在超结的p-pillar底部注入一个嵌入式的p型区，这个p型区和超结p-pillar是对准的。 所述p型区与超结的p-pillar是不相连的，距离从3um到20um之内。以上所述，仅为本专利技术的较佳实施例而已，并非用于限定本专利技术的保护范围。【主权项】1.一种超结VDMOS的制备方法，其特征在于，该方法为:在N+衬底上生长第一 N-外延层，通过光刻版先进行P型杂质的硼注入形成P型区，继续外延生长第二N-外延层，在第二N-外延上通过光刻版注入硼，形成body并推阱；接着在所述第二 N-外延层上通过光刻界定出沟槽区域并进行深沟槽刻蚀和回填P-型单晶硅，形成超结VDM0S器件的P-pillar区；然后进行栅氧的热生长和N+型多晶硅的淀积;多晶硅光刻后，用光刻工艺界定出N+注入区域并注入N+外延层杂质，并退火形成N+源区；接着进行层间介质的淀积，并刻蚀出电极contact ；派射金属A1，光刻后形成最后的器件结构。2.根据权利要求1所述的超结VDM0S的制备方法，其特征在于:所述本文档来自技高网...
【技术保护点】
一种超结VDMOS的制备方法，其特征在于，该方法为：在N+衬底上生长第一N‑外延层，通过光刻版先进行p型杂质的硼注入形成p型区，继续外延生长第二N‑外延层，在第二N‑外延上通过光刻版注入硼，形成body并推阱；接着在所述第二N‑外延层上通过光刻界定出沟槽区域并进行深沟槽刻蚀和回填P‑型单晶硅，形成超结VDMOS器件的P‑pillar区；然后进行栅氧的热生长和N+型多晶硅的淀积；多晶硅光刻后，用光刻工艺界定出N+注入区域并注入N+外延层杂质，并退火形成N+源区；接着进行层间介质的淀积，并刻蚀出电极contact；溅射金属Al，光刻后形成最后的器件结构。
【技术特征摘要】
【专利技术属性】
技术研发人员：周宏伟，任文珍，张园园，徐西昌，
申请(专利权)人：西安龙腾新能源科技发展有限公司，
类型：发明
国别省市：陕西;61
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