降低馈通电压的GOA电路制造技术

本发明专利技术提供一种降低馈通电压的GOA电路，在下拉输出单元(400)中增设第十一薄膜晶体管(T11)及与第十一薄膜晶体管(T11)串联的第一电阻(R1)，在GOA电路的输出过程中，通过增设的输出控制信号(CKF)导通第十一薄膜晶体管(T11)，利用第一电阻(R1)的分压作用，使得输出端(G(n))输出的信号波形多产生一个下降沿，即输出端(G(n))输出的信号波形具有两个下降沿，能够减小像素内TFT的栅极关闭前后的电压差，从而降低馈通电压，提升液晶面板的显示均一性。

【技术实现步骤摘要】

本专利技术涉及显示
，尤其涉及一种降低馈通电压的GOA电路。
技术介绍
液晶显示器(LiquidCrystalDisplay，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。GOA技术(GateDriveronArray)即阵列基板行驱动技术，是运用液晶显示面板的原有阵列制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接集成电路板(IntegratedCircuit，IC)来完成水平扫描线的驱动。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。图1所示为现有的一种常见的GOA电路，包括级联的多个GOA单元。设n为正整数，第n级GOA单元包括：第一薄膜晶体管T1，所述第一薄膜晶体管T1的栅极电性连接于正向扫描控制信号U2D，源极电性连接于上一级第n-1级GOA单元的输出端G(n-1)，漏极电性连接于第三薄膜晶体管T3的源极；第二薄膜晶体管T2，所述第二薄膜晶体管T2的栅极电性连接于反向扫描控制信号D2U，源极电性连接于下一级第n+1级GOA单元的输出端G(n+1)，漏极电性连接于第三薄膜晶体管T3的源极；第三薄膜晶体管T3，所述第三薄膜晶体管T3的栅极电性连接于第1条时钟信号CK(1)，漏极电性连接于第四薄膜晶体管T4的栅极；第四薄膜晶体管T4，所述第四薄膜晶体管T4的栅极电性连接于第七薄膜晶体管T7的源极，漏极电性连接于第二节点P(n)，源极电性连接于第1条时钟信号CK(1)；第五薄膜晶体管T5，所述第五薄膜晶体管T5的栅极电性连接于第1条时钟信号CK(1)，漏极电性连接于第二节点P(n)，源极电性连接于恒压高电位VGH；第六薄膜晶体管T6，所述第六薄膜晶体管T6的栅极电性连接于第二节点P(n)，源极电性连接于第七薄膜晶体管T7的漏极，漏极电性连接于恒压低电位VGL；第七薄膜晶体管T7，所述第七薄膜晶体管T7的栅极电性连接于第2条时钟信号CK(2)，源极电性连接于第八薄膜晶体管T8的源极；第八薄膜晶体管T8，所述第八薄膜晶体管T8的栅极电性连接于恒压高电位VGH，漏极电性连接于第一节点Q(n)；第九薄膜晶体管T9，所述第九薄膜晶体管T9的栅极电性连接于第一节点Q(n)，源极电性连接于第2条时钟信号CK(2)，漏极电性连接于输出端G(n)；第十薄膜晶体管T10，所述第十薄膜晶体管T10的栅极电性连接于第二节点P(n)，漏极电性连接于输出端G(n)，源极电性连接于恒压低电位VGL；第一电容C1，所述第一电容C1的一端电性连接于第一节点Q(n)，另一端电性连接于输出端G(n)；第二电容C2，所述第二电容C2的一端电性连接于第二节点P(n)，另一端电性连接于恒压低电位VGL。进一步地，所述第一薄膜晶体管T1与第二薄膜晶体管T2组成GOA电路的正反向扫描控制单元100；第九薄膜晶体管T9与第一电容C1组成GOA电路的上拉输出单元200，用于将第二条时钟信号CK(2)的高电位输出至输出端G(n)，所述第二条时钟信号CK(2)的高电位与恒压高电位VGH相等；第六、第七、及第八薄膜晶体管T6、T7、T8组成GOA电路的第一节点下拉单元300；第四薄膜晶体管T4、第五薄膜晶体管T5、第十薄膜晶体管T10、及第二电容C2组成GOA电路的下拉输出单元400，用于使输出端G(n)输出与恒压低电位VGL相等的低电位。结合图2，上述GOA电路的输出端G(n)输出的信号(如图2中G(1)-G(4)所示)为只有一个下降沿的脉冲信号，即从恒压高电位VGH直接降低至恒压低电位VGL。通常液晶显示器中，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度从而达到控制色彩与亮度的效果。在给像素充电后，TFT的栅极关闭，在TFT的栅极关闭的瞬间会因为栅极与漏极的电容耦合发生馈通(Feedthrough)现象，导致像素中充入的电压与数据线上的电压有差异，TFT的栅极关闭前后的电压差越大引发的馈通电压越大，虽然可以调整公共电极电压来补偿这个差异，但是在制程出现偏差时，馈通电压越大，制程偏差导致的公共电压不均就会越明显，所以降低像素充电时的馈通电压对提升液晶面板的显示均一性有很大意义。目前，部分用于栅极驱动的外接集成电路(GateIC)能够输出具有两个下降沿的输出信号波形，以降低馈通电压，但对于GOA电路并不适用。上述如图1所示的现有的GOA电路，只能输出具有一个下降沿的输出信号，TFT的栅极关闭前后由恒压高电位VGH直接降低至恒压低电位VGL，不能降低像素充电时的馈通电压，不利于提升液晶面板的显示均一性。
技术实现思路
本专利技术的目的在于提供一种降低馈通电压的GOA电路，该GOA电路的输出端能够输出具有两个下降沿的波形信号，从而降低馈通电压，提升液晶面板的显示均一性。为实现上述目的，本专利技术提供了一种降低馈通电压的GOA电路，包括级联的多个GOA单元，每一级GOA单元均包括：正反向扫描控制单元、上拉输出单元、第一节点下拉单元、下拉输出单元、及第三薄膜晶体管；设n为正整数，除第一级与最后一级GOA单元以外，在第n级GOA单元中：所述正反向扫描控制单元包括：第一薄膜晶体管，所述第一薄膜晶体管的栅极电性连接于正向扫描控制信号，源极电性连接于上一级第n-1级GOA单元的输出端，漏极电性连接于第三薄膜晶体管的源极；以及第二薄膜晶体管，所述第二薄膜晶体管的栅极电性连接于反向扫描控制信号，源极电性连接于下一级第n+1级GOA单元的输出端；所述第三薄膜晶体管的栅极电性连接于第M条时钟信号，源极电性连接于第一薄膜晶体管的漏极与第二薄膜晶体管的漏极，漏极电性连接于第四薄膜晶体管的栅极；所述上拉输出单元包括：第九薄膜晶体管，所述第九薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第M+1条时钟信号，漏极电性连接于输出端；以及第一电容，所述第一电容的一端电性连接于第一节点，另一端电性连接于输出端；所述下拉输出本文档来自技高网...

【技术保护点】
一种降低馈通电压的GOA电路，其特征在于，包括级联的多个GOA单元，每一级GOA单元均包括：正反向扫描控制单元(100)、上拉输出单元(200)、第一节点下拉单元(300)、下拉输出单元(400)、及第三薄膜晶体管(T3)；设n为正整数，除第一级与最后一级GOA单元以外，在第n级GOA单元中：所述正反向扫描控制单元(100)包括：第一薄膜晶体管(T1)，所述第一薄膜晶体管(T1)的栅极电性连接于正向扫描控制信号(U2D)，源极电性连接于上一级第n‑1级GOA单元的输出端(G(n‑1))，漏极电性连接于第三薄膜晶体管(T3)的源极；以及第二薄膜晶体管(T2)，所述第二薄膜晶体管(T2)的栅极电性连接于反向扫描控制信号(D2U)，源极电性连接于下一级第n+1级GOA单元的输出端(G(n+1))，漏极电性连接于第三薄膜晶体管(T3)的源极；所述第三薄膜晶体管(T3)的栅极电性连接于第M条时钟信号(CK(M))，源极电性连接于第一薄膜晶体管(T1)的漏极与第二薄膜晶体管(T2)的漏极，漏极电性连接于第四薄膜晶体管(T4)的栅极；所述上拉输出单元(200)包括：第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极电性连接于第一节点(Q(n))，源极电性连接于第M+1条时钟信号(CK(M+1))，漏极电性连接于输出端(G(n))；以及第一电容(C1)，所述第一电容(C1)的一端电性连接于第一节点(Q(n))，另一端电性连接于输出端(G(n))；所述下拉输出单元(400)包括：第四薄膜晶体管(T4)，所述第四薄膜晶体管(T4)的栅极电性连接于第三薄膜晶体管(T3)的漏极，漏极电性连接于第二节点(P(n))，源极电性连接于第M条时钟信号(CK(M))；第五薄膜晶体管(T5)，所述第五薄膜晶体管(T5)的栅极电性连接于第M条时钟信号(CK(M))，漏极电性连接于第二节点(P(n))，源极电性连接于恒压高电位(VGH)；第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极电性连接于第二节点(P(n))，漏极电性连接于输出端(G(n))，源极电性连接于恒压低电位(VGL)；第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极电性连接于输出控制信号(CKF)，漏极电性连接于输出端(G(n))，源极电性连接于第一电阻(R1)的一端；第一电阻(R1)，所述第一电阻(R1)的另一端电性连接于恒压低电位(VGL)；以及第二电容(C2)，所述第二电容(C2)的一端电性连接于第二节点(P(n))，另一端电性连接于恒压低电位(VGL)；所述第一节点下拉单元(300)包括：第六薄膜晶体管(T6)，所述第六薄膜晶体管(T6)的栅极电性连接于第二节点(P(n))，源极电性连接于第七薄膜晶体管(T7)的漏极，漏极电性连接于恒压低电位(VGL)；第七薄膜晶体管(T7)，所述第七薄膜晶体管(T7)的栅极电性连接于第M+1条时钟信号(CK(M+1))，源极电性连接于第三薄膜晶体管(T3)的漏极，漏极电性连接于第六薄膜晶体管(T6)的源极；以及第八薄膜晶体管(T8)，所述第八薄膜晶体管(T8)的栅极电性连接于恒压高电位(VGH)，源极电性连接于第三薄膜晶体管(T3)的漏极，漏极电性连接于第一节点(Q(n))；所述输出控制信号(CKF)为脉冲信号，其周期是时钟信号周期的1/2；所述输出端(G(n))输出的信号波形具有两个下降沿。...

【技术特征摘要】
1.一种降低馈通电压的GOA电路，其特征在于，包括级联的多个GOA单
元，每一级GOA单元均包括：正反向扫描控制单元(100)、上拉输出单元(200)、
第一节点下拉单元(300)、下拉输出单元(400)、及第三薄膜晶体管(T3)；
设n为正整数，除第一级与最后一级GOA单元以外，在第n级GOA单元中：
所述正反向扫描控制单元(100)包括：第一薄膜晶体管(T1)，所述第一
薄膜晶体管(T1)的栅极电性连接于正向扫描控制信号(U2D)，源极电性连
接于上一级第n-1级GOA单元的输出端(G(n-1))，漏极电性连接于第三薄膜晶
体管(T3)的源极；以及第二薄膜晶体管(T2)，所述第二薄膜晶体管(T2)
的栅极电性连接于反向扫描控制信号(D2U)，源极电性连接于下一级第n+1
级GOA单元的输出端(G(n+1))，漏极电性连接于第三薄膜晶体管(T3)的源
极；
所述第三薄膜晶体管(T3)的栅极电性连接于第M条时钟信号(CK(M))，
源极电性连接于第一薄膜晶体管(T1)的漏极与第二薄膜晶体管(T2)的漏
极，漏极电性连接于第四薄膜晶体管(T4)的栅极；
所述上拉输出单元(200)包括：第九薄膜晶体管(T9)，所述第九薄膜晶
体管(T9)的栅极电性连接于第一节点(Q(n))，源极电性连接于第M+1条时
钟信号(CK(M+1))，漏极电性连接于输出端(G(n))；以及第一电容(C1)，
所述第一电容(C1)的一端电性连接于第一节点(Q(n))，另一端电性连接于
输出端(G(n))；
所述下拉输出单元(400)包括：第四薄膜晶体管(T4)，所述第四薄膜晶
体管(T4)的栅极电性连接于第三薄膜晶体管(T3)的漏极，漏极电性连接
于第二节点(P(n))，源极电性连接于第M条时钟信号(CK(M))；第五薄膜晶
体管(T5)，所述第五薄膜晶体管(T5)的栅极电性连接于第M条时钟信号
(CK(M))，漏极电性连接于第二节点(P(n))，源极电性连接于恒压高电位
(VGH)；第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极电性
连接于第二节点(P(n))，漏极电性连接于输出端(G(n))，源极电性连接于恒
压低电位(VGL)；第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)
的栅极电性连接于输出控制信号(CKF)，漏极电性连接于输出端(G(n))，源

\t极电性连接于第一电阻(R1)的一端；第一电阻(R1)，所述第一电阻(R1)
的另一端电性连接于恒压低电位(VGL)；以及第二电容(C2)，所述第二电
容(C2)的一端电性连接于第二节点(P(n))，另一端电性连接于恒压低电位
(VGL)；
所述第一节点下拉单元(300)包括：第六薄膜晶体管(T6)，所述第六薄
膜晶体管(T6)的栅极电性连接于第二节点(P(n))，源极电性连接于第七薄
膜晶体管(T7)的漏极，漏极电性连接于恒压低电位(VGL)；第七薄膜晶体<...

【专利技术属性】
技术研发人员：龚强，
申请(专利权)人：武汉华星光电技术有限公司，
类型：发明
国别省市：湖北;42