具有共享反相器的低面积触发器制造技术

本发明专利技术公开一种利用低面积的触发器(200)。该触发器(200)包括三态反相器(208)，该三态反相器(208)接收触发器输入(202)、时钟输入(204)和反相时钟输入(206)。主控锁存器(210)接收该三态反相器(208)的输出。该主控锁存器(208)包括公用反相器(218)。伺服锁存器(220)被耦合到该主控锁存器(210)。该公用反相器(218)在主控锁存器(210)和伺服锁存器(220)之间被共享。输出反相器(224)耦合到该公用反相器(218)并且生成触发器输出(226)。

【技术实现步骤摘要】

本公开的实施例涉及集成电路中的低功率时钟门控触发器。
技术介绍
由于集成电路(IC)的不断发展，触发器有助于任何电路设计的功率的主要部分。IC消耗功率的各种单元是逻辑实现、触发器、RAM、时钟树和集成时钟门控(ICG)单元。各种单元的功率消耗的比较结果如下：逻辑实现29％、触发器27％、RAM18％、时钟树16％和ICG消耗典型设计中总功率的10％。在数字设计中，触发器形成数字分片(sub-chip)的20-40％。触发器中晶体管数量的减少将减少面积，并因此减少触发器内的功率消耗。触发器面积的减少将直接改善数字设计区域和整体功率消耗。触发器由主控锁存器和伺服锁存器组成。主控锁存器和伺服锁存器均需要偶数个反相器。因此，在触发器中存在最少4个反相器。因此，反相器数量的减少将直接减少触发器的面积。
技术实现思路
本
技术实现思路
被提供以符合37C.F.R.§1.73，其需要本专利技术的
技术实现思路
简要地指明本专利技术的性质和实质。在提交的同时应理解的是不应将其用于解释或限制权利要求的范围和含义。一个实施例提供了一种触发器。所述触发器包括三态反相器，所述三态反相器接收触发器输入、时钟输入和反相时钟输入。主控锁存器接收所述三态反相器的输出。所述主控锁存器包括共用反相器。伺服锁存器耦合到所述主控锁存器。所述共用反相器在所述主控锁存器与所述伺服锁存器之间被共享。输出反相器耦合到所述共用反相器并且生成触发器输出。其他方面和示例实施例在附图和随后的详细描述中提供。附图说明图1示出了触发器的示意图；图2根据实施例示出了触发器的示意图；图3根据实施例示出了触发器的晶体管级实施方式的示意图；图4根据实施例示出了扫描触发器的示意图；以及图5根据实施例示出了装置的示意图。具体实施方式图1示出了触发器100的示意图。触发器100包括三态反相器108、主控锁存器110、第二传输门116、伺服锁存器120、输出反相器124和时钟反相器130。三态反相器108接收触发器输入D102、时钟输入CLK104和反相时钟输入CLKZ106。主控锁存器110耦合到三态反相器108。主控锁存器110包括接收三态反相器108的输出的第一传输门109。第一传输门109也接收时钟输入CLK104和反相时钟输入CLKZ106。主控锁存器110还包括第一反相器112和第二反相器114。第一反相器112接收三态反相器108的输出，并且第二反相器114接收第一反相器112的输出。第一传输门109的输出等于第二反相器114的输出。由第二传输门116接收第一传输门109的输出。第二传输门116还接收时钟输入CLK104和反相时钟输入CLKZ106。伺服锁存器120接收第二传输门116的输出。伺服锁存器120包括第三反相器118，第三反相器118接收第二传输门116的输出。伺服锁存器120还包括伺服三态反相器122，伺服三态反相器122接收第三反相器118的输出。伺服三态反相器122还接收时钟输入CLK104和反相时钟输入CLKZ106。输出反相器124接收第二传输门116的输出并且生成触发器输出Q126。时钟反相器130接收时钟输入CLK104并且生成反相时钟输入CLKZ106。现在解释图1中示出的触发器100的操作。触发器100是使用PMOS和NMOS晶体管实现的。触发器100的晶体管级实施方式需要22个晶体管。使用主控锁存器110和伺服锁存器120存储触发器输入D102。输出反相器124使从所述伺服锁存器120接收的数据反相以生成触发器输出Q126。随着晶体管数量的减少，可以减少由触发器100消耗的大量功率。图2根据实施例示出了触发器200的示意图。触发器200包括三态反相器208、主控锁存器210、伺服锁存器220、输出反相器224和时钟反相器230。三态反相器208接收触发器输入D202、时钟输入CLK204和反相时钟输入CLKZ206。主控锁存器210耦合到三态反相器208。主控锁存器210包括接收三态反相器208的输出的第一传输门209。第一传输门209也接收时钟输入CLK204和反相时钟输入CLKZ206。主控锁存器210还包括主控反相器212，主控反相器212接收三态反相器208的输出。第二传输门216耦合到主控反相器212。第二传输门216还接收时钟输入CLK204和反相时钟输入CLKZ206。主控锁存器210还包括共用反相器218。共用反相器218由主控锁存器210和伺服锁存器220共享。共用反相器218接收第二传输门216的输出。伺服锁存器220还包括伺服三态反相器222，伺服三态反相器222接收第一传输门209的输出和共用反相器218的输出。伺服三态反相器222接收时钟输入CLK204和反相时钟输入CLKZ206。共用反相器218接收伺服三态反相器222的输出。第一传输门209的输出等于共用反相器218的输出。另外，第二传输门216的输出等于伺服三态反相器222的输出。输出反相器224耦合到共用反相器218并且生成触发器输出Q226。时钟反相器230接收时钟输入CLK204并且生成反相时钟输入CLKZ206。在一个示例中，主控锁存器210和伺服锁存器220被配置为接收清除信号和预置信号中的至少一个信号。清除信号清除存储在主控锁存器210和伺服锁存器220中的比特值。预置信号将存储在主控锁存器210和伺服锁存器220中的比特值恢复为预定义值。触发器200可以包括对于相关领域中技术人员来说已知的一个或多个附加组分或输入，并且为了描述简单，这里不再对其进行讨论。现在解释图2所示的触发器200的操作。触发器200是正边沿触发的触发器和负边沿触发的触发器中的一种。三态反相器208使触发器输入D202反相以生成三态反相器208的输出。节点‘A’接收三态反相器208的输出。主控反相器212使三态反相器208的输出反相，并且节点‘B’接收主控反相器212的输出。当时钟输入CLK204处于逻辑‘1’时，第一传输门209和第二传输门216被激活。因此，在节点‘E’处的逻辑等于在节点‘A’处的逻辑，并且在节点‘C’处的逻辑等于在节点‘B’处的逻辑。共用反相器218使第二传输门216的输出反相，因此在节点‘E’处的逻辑与在节点‘C’处的逻辑是相反的。伺服三态反相器222接收在节点‘E’处的逻辑。输出反相器224使在节点‘E’处的逻辑反相以生成触发器输出Q226。现在本文档来自技高网...

【技术保护点】
一种触发器，其包括：三态反相器，其被配置为接收触发器输入、时钟输入和反相时钟输入；主控锁存器，其被配置为接收所述三态反相器的输出，所述主控锁存器包括公用反相器；伺服锁存器，其耦合到所述主控锁存器，其中所述公用反相器在所述主控锁存器与所述伺服锁存器之间被共享；以及输出反相器，其耦合到所述公用反相器并且被配置为生成触发器输出。

【技术特征摘要】
2014.09.26 US 14/498,0481.一种触发器，其包括：
三态反相器，其被配置为接收触发器输入、时钟输入和反相时钟输入；
主控锁存器，其被配置为接收所述三态反相器的输出，所述主控锁存器包
括公用反相器；
伺服锁存器，其耦合到所述主控锁存器，其中所述公用反相器在所述主控
锁存器与所述伺服锁存器之间被共享；以及
输出反相器，其耦合到所述公用反相器并且被配置为生成触发器输出。
2.根据权利要求1所述的触发器，进一步包括时钟反相器，所述时钟反相
器被配置为响应于所述时钟输入生成所述反相时钟输入。
3.根据权利要求1所述的触发器，其为正边沿触发的触发器和负边沿触发
的触发器中的至少一个触发器。
4.根据权利要求1所述的触发器，其中所述主控锁存器包括：
第一传输门，其被配置为接收所述三态反相器的输出、所述时钟输入和所
述反相时钟输入；
主控反相器，其被配置为接收所述三态反相器的输出；以及
第二传输门，其耦合到所述主控反相器并且被配置为接收所述时钟输入和
所述反相时钟输入，其中所述公用反相器被配置为接收所述第二传输门的输出。
5.根据权利要求1所述的触发器，其中所述伺服锁存器包括伺服三态反相
器，所述伺服三态反相器被配置为接收所述第一传输门的输出和所述公用反相
器的输出，其中所述公用反相器被配置为接收所述伺服三态反相器的输出。
6.根据权利要求5所述的触发器，其中所述伺服三态反相器被配置为接收
所述时钟输入和所述反相时钟输入。
7.根据权利要求5所述的触发器，其中所述第一传输门的输出等于所述公
用反相器的输出，并且所述第二传输门的输出等于所述伺服三态反相器的输出。
8.根据权利要求1所述的触发器，其中所述输出反相器被配置为响应于所
述公用反相器的输出生成所述触发器输出。
9.根据权利要求1所述的触发器，其中所述三态反相器包括：
第一PMOS晶体管和第一NMOS晶体管，所述第一PMOS晶体管的栅极端
子和所述第一NMOS晶体管的栅极端子被配置为接收所述触发器输入；
第二PMOS晶体管，其耦合到所述第一PMOS晶体管的漏极端子并且被配
置为接收所述时钟输入；以及
第二NMOS晶体管，其耦合到所述第一NMOS晶体管的漏极端子并且被配
置为接收所述反相时钟输入，其中所述第二PMOS晶体管的漏极端子耦合到所
述第二NMOS晶体管的漏极端子以生成所述三态反相器的输出。
10.根据权利要求1所述的触发器，其中所述第一传输门和所述第二传输
门中的每一个包括：
PMOS晶体管，所述PMOS晶体管的栅极端子被配置为接收所述反相时钟
输入；以及
NMOS晶体管，所述NMOS晶体管的栅极端子被配置为接收所述时钟输入。
11.根据权利要求1所述的触发器，其中所述伺服三态反相器包括：
第三PMOS晶体管和第三NMOS晶体管，所述第三PMOS晶体管的栅极端
子和所述第三NMOS晶体管的栅极端子被配置为接收所述公用反相器的输出；
第四PMOS晶体管，其耦合到所述第三PMOS晶体管的漏极端子并且被配<...

【专利技术属性】
技术研发人员：S·南迪，B·M·苏班纳瓦，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US