半导体器件和制造半导体器件的方法技术

本发明专利技术涉及半导体器件和制造半导体器件的方法。抑制了凹部附近的电场集中。栅极绝缘膜设置在其中具有漏极区和第一凹部的衬底上。第一凹部位于栅极绝缘膜和漏极区之间，并且被绝缘膜填充。绝缘膜在其接近栅极绝缘膜的一侧具有第二凹部。在漏极区接近栅极绝缘膜的一侧，由第一凹部的内侧面和衬底的表面限定的角被倒圆。

【技术实现步骤摘要】
相关申请的交叉引用包括说明书、附图和摘要的2014年8月21日提交的日本专利申请No.2014-168213的公开的全部内容以引用方式并入本文中。
本专利技术涉及半导体器件和制造半导体器件的方法。例如，本专利技术是可应用于功率晶体管的技术。
技术介绍
在某些半导体器件中，多个晶体管设置在半导体衬底上。在这种情况下，可使用浅沟槽隔离(STI)将这些晶体管相互电隔离。日本未经审查的专利申请公开No.2005-19703(JP-A-2005-19703)描述了一种示例性STI。在JP-A-2005-19703中，首先，在硅衬底的表面上形成凹部。随后，用绝缘膜填充凹部。随后，蚀刻硅衬底的表面。这允许绝缘膜的顶部位于高于硅衬底的表面。随后，通过热氧化在硅衬底的表面上形成氧化物膜。随后，去除氧化物膜。随后，通过热氧化在硅衬底的表面上形成栅极绝缘膜。JP-A-2005-19703描述了在除了其它区域外的绝缘膜(凹部)附近，氧浓度较高。JP-A-2005-19703还描述了在除了其它区域外的凹部附近，栅极绝缘膜具有较大厚度。
技术实现思路
可在为了STI而设置的凹部附近，设置栅电极和栅极绝缘膜。此外，可在凹部附近施加高电压。在这种情况下，必须抑制凹部附近出现电场集中。根据本说明书的描述和附图，将清楚其它问题和新颖特征。根据本专利技术的一个实施例，提供了一种半导体器件，所述半导体器件包括衬底和第一晶体管。所述第一晶体管包括栅极绝缘膜。所述晶体管进一步包括第一杂质区，所述第一杂质区将成为漏极和源极中的一个。所述衬底在其内具有第一凹部。所述第一凹部位于所述栅极绝缘膜和所述第一杂质区之间。在第一凹部的接近栅极绝缘膜的一侧，由第一凹部的内侧面和衬底的表面限定的第一角被倒圆。根据这个实施例，抑制了凹部附近的电场集中。附图说明图1是示出根据第一实施例的用于半导体器件的晶体管的构造的平面图。图2是图1中沿着A-A'的剖视图。图3A和图3B均是图2中示出的凹部的放大视图。图4A和图4B均是图2中示出的另一个凹部的放大视图。图5示出图2的修改形式。图6是示出制造图3中示出的半导体器件的方法的剖视图。图7是示出制造图3中示出的半导体器件的方法的剖视图。图8是示出制造图3中示出的半导体器件的方法的剖视图。图9是示出制造图3中示出的半导体器件的方法的剖视图。图10是示出制造图3中示出的半导体器件的方法的剖视图。图11是示出制造图3中示出的半导体器件的方法的剖视图。图12是示出制造图3中示出的半导体器件的方法的剖视图。图13是示出制造图3中示出的半导体器件的方法的剖视图。图14是示出制造图3中示出的半导体器件的方法的剖视图。图15是示出根据比较例的制造半导体器件的方法的剖视图。图16是示出根据比较例的制造半导体器件的方法的剖视图。图17是示出根据比较例的制造半导体器件的方法的剖视图。图18是示出根据比较例的制造半导体器件的方法的剖视图。图19是示出根据比较例的制造半导体器件的方法的剖视图。图20示出图6至图14中示出的方法的修改形式。图21示出图6至图14中示出的方法的修改形式。图22示出图6至图14中示出的方法的修改形式。图23示出图6至图14中示出的方法的修改形式。图24示出图6至图14中示出的方法的修改形式。图25示出图6至图14中示出的方法的修改形式。图26是示出根据第二实施例的半导体器件的构造的平面图。图27是示出晶体管的构造的剖视图。图28是示出晶体管的构造的平面图。图29是示出制造图27中示出的半导体器件的方法的剖视图。图30是示出制造图27中示出的半导体器件的方法的剖视图。图31是示出制造图27中示出的半导体器件的方法的剖视图。图32是示出制造图27中示出的半导体器件的方法的剖视图。图33是示出制造图27中示出的半导体器件的方法的剖视图。图34是示出制造图27中示出的半导体器件的方法的剖视图。图35是示出制造图27中示出的半导体器件的方法的剖视图。图36是示出制造图27中示出的半导体器件的方法的剖视图。图37是示出制造图27中示出的半导体器件的方法的剖视图。图38是示出制造图27中示出的半导体器件的方法的剖视图。图39是示出制造图27中示出的半导体器件的方法的剖视图。具体实施方式下文中，参照附图描述本专利技术的一些实施例。在所有附图中，用类似的标号代表类似的组件，酌情省略重复的描述。第一实施例图1是示出根据第一实施例的用于半导体器件的晶体管TR1的构造的平面图。图2是图1中沿着A-A'的剖视图。如图2中所示，使用衬底SUB形成晶体管TR1。具体地讲，衬底SUB具有阱WL1。使用阱WL1形成晶体管TR1。如图2中所示，晶体管TR1包括栅电极GE1、栅极绝缘膜GI1、漏极区DR1(第一杂质区)、源极区SR1(第二杂质区)、轻掺杂漏极(LDD)区LD1、轻掺杂源极(LDS)区LS1和侧壁SW1。参照图1描述晶体管TR1的平面布局。在晶体管TR1中，漏极(漏极区DR1)、栅电极GE1和源极(源极区SR1)依此次序布置在第一方向(X1方向)上。漏极区DR1、栅电极GE1和源极区SR1中的每个在与第一方向(X1方向)垂直的第二方向(Y1方向)上延伸。衬底SUB具有隔离区IR。如随后参照图2详细描述的，隔离区IR由填充在衬底SUB的凹部REC(图2)中的绝缘膜DF(图2)构成。换句话讲，通过STI形成隔离区IR。如图1中所示，在平面图中，漏极区DR1和源极区SR1中的每个被隔离区IR包围。在这个构造中，如随后参照图2详细描述的，在漏极区DR1和栅电极GE1之间设置凹部RD(隔离区IR)。同样地，在源极区SR1和栅电极GE1之间设置凹部RS(隔离区IR)。如图1中所示，漏极区DR1具有多个接触件CT1。接触件CT1布置在第二方向(Y1方向)上。源极区SR1还具有多个接触件CT1。这些接触件CT1还布置在第二方向(Y1方向)上。如图1中所示，在平面图中，LDD区LD1在内部包括漏极区DR1。同样地，在平面图中，LDS区LS1在内部包括源极区SR1。另外，在平面图中，LDD区LD1在源极区SR1附近的一侧的侧面在栅电极GE1内。同样地，在平面图中，LDS区LS1在漏极区DR1附近的一侧的侧面在栅电极GE1内。现在，参照图2描述晶体管TR1的剖面结构。如图2中所示本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；第一晶体管，所述第一晶体管具有栅极绝缘膜和栅电极，并且具有在平面图中在所述栅极绝缘膜在中间的情况下彼此相对的漏极和源极；第一杂质区，所述第一杂质区设置在所述衬底中并且将成为所述漏极和所述源极中的一个；第一凹部，所述第一凹部设置在所述衬底中并且位于所述栅极绝缘膜和所述第一杂质区之间；第一绝缘膜，所述第一绝缘膜被填充在所述第一凹部中；以及第二凹部，所述第二凹部在接近所述栅极绝缘膜的一侧设置在所述第一绝缘膜中，其中，在所述第一凹部接近所述栅极绝缘膜的一侧，由所述第一凹部的内侧面和所述衬底的表面限定的第一角被倒圆。

【技术特征摘要】
2014.08.21 JP 2014-1682131.一种半导体器件，包括：
衬底；
第一晶体管，所述第一晶体管具有栅极绝缘膜和栅电极，并且具
有在平面图中在所述栅极绝缘膜在中间的情况下彼此相对的漏极和源
极；
第一杂质区，所述第一杂质区设置在所述衬底中并且将成为所述
漏极和所述源极中的一个；
第一凹部，所述第一凹部设置在所述衬底中并且位于所述栅极绝
缘膜和所述第一杂质区之间；
第一绝缘膜，所述第一绝缘膜被填充在所述第一凹部中；以及
第二凹部，所述第二凹部在接近所述栅极绝缘膜的一侧设置在所
述第一绝缘膜中，
其中，在所述第一凹部接近所述栅极绝缘膜的一侧，由所述第一
凹部的内侧面和所述衬底的表面限定的第一角被倒圆。
2.根据权利要求1所述的半导体器件，进一步包括：
第二杂质区，所述第二杂质区设置在所述衬底中并且将是所述漏
极和所述源极中的另一个；
第三凹部，所述第三凹部设置在所述衬底中并且位于所述栅极绝
缘膜和所述第二杂质区之间；
第二绝缘膜，所述第二绝缘膜被填充在所述第三凹部中；以及
第四凹部，所述第四凹部在接近所述栅极绝缘膜的一侧设置在所
述第二绝缘膜中，
其中，在所述第三凹部接近所述栅极绝缘膜的一侧，由所述第三
凹部的内侧面和所述衬底的表面限定的第二角被倒圆。
3.根据权利要求1所述的半导体器件，进一步包括第二晶体管，
所述第二晶体管具有栅极绝缘膜和栅电极，并且在平面图中具有在所

\t述栅极绝缘膜在中间的情况下彼此相对的漏极和源极，
其中，所述第一晶体管构成第一电路，所述第一电路具有是第一
电压的电源电位，
其中，所述第二晶体管构成第二电路，所述第二电路具有是第二
电压的电源电位，所述第二电压低于所述第一电压，并且
其中，所述第一晶体管的栅极绝缘膜比所述第二晶体管的栅极绝
缘膜厚。
4.根据权利要求3所述的半导体器件，进一步包括：
第五凹部，所述第五凹部设置在所述衬底中并且在平面图中包围
所述第二晶体管；以及
第三绝缘膜，所述第三绝缘膜被填充在所述第五凹部中，
其中，所述第三绝缘膜的顶部被定位在所述第二凹部的底部之上。
5.一种制造半导体器件的方法，包括以下步骤：
在衬底上形成第一绝缘膜；
在所述第一绝缘膜中形成开口；
在形成所述开口之后，通过用所述第一绝缘膜作为掩膜蚀刻所述
衬底，在所述衬底中形成第一凹部；
在所述第一凹部和所述开口中...

【专利技术属性】
技术研发人员：满生彰，中山知士，清水繁明，奥秋广幸，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP