具有补偿阻抗的芯片、处理器以及包含处理器的系统技术方案

本实用新型专利技术提供了一种具有补偿阻抗的芯片、处理器以及包含处理器的系统。所述芯片包括：上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；以及，均衡器，其与所述上拉驱动器和所述下拉驱动器耦合，其中，所述均衡器用于被训练以对所述节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及具有补偿阻抗的芯片、处理器以及包含处理器的系统。
技术介绍
典型地，当由输入-输出(I/O)驱动器执行均衡以调整由I/O驱动器所驱动的信号的V13JP/或V?电平时，则驱动器的终端阻抗(上拉或下拉)被调制。终端阻抗的这样的调制可能引起信号完整性问题，例如，过冲、下冲、振铃、不期望的信号反射等。信号完整性问题可能导致不正确的日期接收以及接收器端的采样。
技术实现思路
鉴于以上所述的信号完整性问题可能导致不正确的日期接收以及接收器端的采样这样的问题，提供了一种具有补偿阻抗的芯片，其特征在于，包括:上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；均衡器，其与所述上拉驱动器和所述下拉驱动器耦合以对所述节点上驱动的信号进行去加重；上拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码；以及下拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码。在一个不例中，所述均衡器是并行输入-输出(I/O)链路的一部分。在一个示例中，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。在一个示例中，所述上拉驱动器补偿单元还用于确定用于设置所述上拉驱动器的所述第一阻抗的代码。在一个示例中，所述下拉驱动器补偿单元还用于确定用于设置所述下拉驱动器的所述第二阻抗的代码。在一个示例中，当所述上拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第一阻抗的代码时，所述均衡器被禁用。在一个示例中，当所述下拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第二阻抗的代码时，所述均衡器被禁用。在一个示例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之前确定用于设置所述第一阻抗和所述第二阻抗的代码，并且其中，用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码是能够进行编程的。在一个示例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元用于在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之后，再次确定用于设置所述第一阻抗和所述第二阻抗的代码。在一个示例中，当所述均衡器处于均衡模式时用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码，与当所述均衡器处于非均衡模式时用于所述上拉精度和所述下拉精度的代码是不同的。在一个示例中，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。在一个示例中，所述均衡器包括:上拉部分，其与所述节点耦合；以及下拉部分，其与所述节点耦合，其中，所述上拉部分和下拉部分能够利用与用于控制所述上拉驱动器和所述下拉驱动器的所述第一阻抗和所述第二阻抗的控制信号不同的控制信号进行控制。本技术提供了一种处理器，包括:并行输入-输出(I/O)链路的发送器，所述发送器具有上拉驱动器、下拉驱动器、以及与所述上拉驱动器和所述下拉驱动器耦合的均衡器；以及上拉驱动器补偿单元和下拉驱动器补偿单元，用于分别确定用于所述上拉驱动器的第一阻抗和用于所述下拉驱动器的第二阻抗的代码，其中，当所述上拉驱动器补偿单元和所述下拉驱动器补偿单元确定用于所述第一阻抗和所述第二阻抗的代码时，所述均衡器被禁用。在一个示例中，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。在一个示例中，所述均衡器用于对节点上驱动的信号进行去加重，所述节点与所述上拉驱动器、下拉驱动器和所述均衡器耦合。在一个示例中，所述上拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码是能够进行编程的；并且所述下拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码是能够进行编程的。在一个示例中，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。本技术提供了一种包含处理器的系统，包括:存储器单元；处理器，其与所述存储器单元耦合，所述处理器包括根据权利要求1-12中的任一项所述的芯片；无线接口，其用于使所述处理器能够与另一个装置进行通信；以及显示单元。根据本技术，能够在保持I/O驱动器的终端阻抗基本上恒定的同时，为由I/O驱动器所驱动的信号实现可编程的更精细的均衡精度。【附图说明】根据如下给出的具体说明以及根据本公开内容的各个实施例的附图，将更加全面地理解本公开内容的实施例，然而，它们不应被理解为将本公开内容限制为具体实施例，而是仅仅用于解释和理解。图1A是根据本公开内容的一个实施例的处理器，该处理器具有可编程均衡和用于输入/输出(I/O)驱动器的补偿阻抗。图1B是根据一个实施例的均衡器的均衡段(equalizat1n segment)和在均衡模式和非均衡模式期间下拉的非均衡段的操作的示意图。图2是根据本公开内容的一个实施例的I/O驱动器，该I/O驱动器具有去耦上拉/下拉和均衡电路模块以提供精细的均衡精度(granularity)(例如，1% )。图3A是根据本公开内容的一个实施例的上拉补偿单元，其以良好的均衡精度对均衡器进行编程，同时也对I/O驱动器的上拉阻抗进行补偿。图3B是根据本公开内容的一个实施例的下拉补偿单元，其以良好的均衡精度对均衡器进行编程，同时也对I/O驱动器的下拉阻抗进行补偿。图4是根据本公开内容的一个实施例的流程图，其示出了在保持上拉和下拉驱动器的阻抗基本上恒定的同时以良好的可编程均衡代码(code)对均衡器进行编程的方法。图5是根据本公开内容的一个实施例的智能装置的系统级框图，该智能装置包括图1A的处理器或电路。【具体实施方式】典型地，均衡缺乏提供比目前可能的均衡水平更精细的精度的能力。术语“精细的精度”一般指较小的均衡水平，例如，地或供给水平的1%。去加重(de-emphasis)的精度也可以用dB来表示，因为它涉及信号摆幅。例如，0.2dB的精度。缺乏能力的一个理由是当I/O驱动器以均衡和/或非均衡模式进行操作时I/O驱动器的终端阻抗(上拉和/或下拉)的调制。实施例提供了用于训练I/O驱动器阻抗的设备和方法，以在保持I/O驱动器的终端阻抗基本上恒定的同时，为由I/O驱动器所驱动的信号实现可编程的更精细的均衡精度。术语“均衡”通常指对由驱动器所驱动的信号的幅度进行调制的过程。术语“去加重”通常指降低信号的电压电平。例如，去加重信号的Vffl电平指降低相对于地的Vi3h电平。同样地，去加重信号的平指增大相对于地的V α电平。术语“缩放”指对设计(原理和布局)从一个工艺技术到另一个工艺技术进行转换。术语“基本上”、“接近”、“大约”、“附近”、“约”指在目标值的+/-20 %以内。在一个实施例中，公开了用于训练下拉和上拉阻抗的新颖的方法和设备，其从I/O驱动器的均衡器的训练去耦。在这样的实施例中，上拉驱动器的阻抗是独立于下拉驱动器的阻抗而可控制的。在一个实施例中，应用二维的阻抗训练算本文档来自技高网...

【技术保护点】
一种具有补偿阻抗的芯片，其特征在于，包括：上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；均衡器，其与所述上拉驱动器和所述下拉驱动器耦合以对所述节点上驱动的信号进行去加重；上拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码；以及下拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码。

【技术特征摘要】
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【专利技术属性】
技术研发人员：H·H·陈，J·D·斯特雷耶，M·M·华，
申请(专利权)人：英特尔公司，
类型：新型
国别省市：美国;US