用于FinFET器件的结构和方法技术

本发明专利技术提供了鳍式场效应晶体管(FinFET)器件的实施例，该器件包括位于衬底上方的应变松弛缓冲(SRB)堆叠件、设置在SRB堆叠件上方的第一鳍结构以及沿着第二SRB层的部分和第一鳍结构的第一半导体材料层延伸的衬垫层。本发明专利技术涉及用于FinFET器件的结构和方法。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
半导体集成电路(1C)工业已经经历了指数式增长。1C材料和设计中的技术进步已经产生了数代1C，其中，每一代1C都比前一代1C具有更小且更复杂的电路。在1C演变的过程中，功能密度(即，每芯片面积的互连器件的数量)已普遍增加，而几何尺寸(即，使用制造工艺可以产生的最小组件(或线))却已减小。通常，这种按比例缩小工艺通过增加生产效率和降低相关成本来提供益处。这种按比例缩小工艺还增加了加工和制造1C的复杂性，并且为了实现这些进步，需要在1C加工和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以替代平面晶体管。尽管现有的FinFET器件和制造FinFET器件的方法对于它们预期的目的通常已经足够，但是它们并没有在所有方面都完全令人满意。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种器件，包括:应变松弛缓冲(SRB)堆叠件，位于衬底上方，所述SRB堆叠件包括:第一 SRB层，位于所述衬底上方；位错捕获(DisT)层，设置在所述第一 SRB层上方；和第二 SRB层，设置在所述DisT层上方；第一鳍结构，设置在所述SRB堆叠件上方，所述第一鳍结构包括:所述第二SRB层的部分；第一半导体材料层，设置在所述第二 SRB层的所述部分上方；和第二半导体材料层，设置在所述第一半导体材料层上方；以及衬垫层，沿着所述第二 SRB层的所述部分和所述第一鳍结构的所述第一半导体材料层延伸。在上述器件中，具有非均匀宽度的所述第二半导体材料层包括具有第一宽度的上部和具有不同于所述第一宽度的第二宽度的下部。在上述器件中，所述第一宽度与所述第二宽度的比率在约75%至约95%的范围内。在上述器件中，所述DisT层物理接触所述第一 SRB层，以及其中，所述第二 SRB层物理接触所述DisT层。在上述器件中，还包括:介电层，横向接近所述第二半导体材料层的上部，其中，所述第二半导体材料层的下部嵌入在所述介电层中。在上述器件中，所述衬垫在所述第二半导体材料层的上部之下约25nm至约35nm的范围内。在上述器件中，所述第一 SRB层和所述第二 SRB层包括相同的材料硅锗(SiGex)，此处X是以原子百分比计的Ge组分，其中，X小于约50%。在上述器件中，所述DisT层包括Si层，所述Si层的厚度介于约5nm至约30nm的范围内。在上述器件中，所述第一半导体材料层包括外延硅(Si)，所述外延Si的厚度介于约30nm至约70nm的范围内。在上述器件中，所述第二半导体材料层包括SiGey，y介于约10%至约100%的范围内。在上述器件中，所述衬垫包括选自由氮化硅、氮氧化硅和氧化铝组成的组中的一种或多种材料。在上述器件中，还包括:第二鳍结构，位于所述SRB堆叠件上方，所述第二鳍结构包括:所述第二 SRB层的部分；和所述第一半导体材料层，设置在所述第二 SRB层的所述部分上方；衬垫，沿着所述第二 SRB层的所述部分和所述第一半导体材料层延伸；以及介电层，横向接近所述第一半导体材料层的上部，其中，所述第一半导体材料层的下部嵌入在所述介电层中。根据本专利技术的另一方面，还提供了一种鳍式场效应晶体管(FinFET)器件，包括:应变松弛缓冲(SRB)堆叠件，位于硅(Si)衬底上方，所述SRB堆叠件包括:第一硅锗(SiGex)层，位于所述Si衬底上方，此处，X是以原子百分比计的Ge组分；第一外延Si层，位于外延SiGex层上方；和第二外延SiGe ，位于所述外延Si层上方；以及第一鳍结构，位于所述SRB堆叠件上方，所述第一鳍结构包括:所述第二外延SiGeJl的部分，第二外延Si层，设置在所述第二外延SiGeJl的所述部分上方；和SiGe ,层，设置在所述第二外延Si层上方，此处y是以原子百分比计的Ge组分，其中，y大于x ;氮化硅衬垫，沿着所述第二外延SiGeJl的所述部分和所述第二外延Si层的所述部分延伸；以及介电层，横向接近所述的上部，其中，所述SiGe y层的下部嵌入在所述介电层中。在上述器件中，X小于约50% ;以及y介于约10%到约100%的范围内。在上述器件中，所述第一外延Si层的厚度介于约5nm至约30nm的范围内。在上述器件中，具有非均匀宽度的所述SiGey层包括具有第一宽度的上部和具有不同于所述第一宽度的第二宽度的下部，其中，所述第一宽度与所述第二宽度的比率介于约75%至约95%的范围内。在上述器件中，所述第一外延Si层物理接触所述第一 SiGeJl，以及其中，所述第二 SiGex层物理接触所述外延Si层。在上述器件中，还包括:第二鳍结构，位于所述SRB堆叠件上方，所述第二鳍结构包括:所述第二外延SiGeJl的部分；以及所述第二外延Si层，设置在所述第二外延SiGe x层的所述部分上方；氮化硅衬垫，沿着所述第二外延SiGeJl的所述部分和所述第二外延Si层的部分延伸；以及介电层，横向接近所述第二外延Si层的上部，其中，所述第二外延Si层的下部嵌入在所述介电层中。根据本专利技术的又一方面，还提供了一种方法，包括:在衬底上方形成应变松弛缓冲(SRB)堆叠件，所述SRB包括:第一 SRB层，位于所述衬底上方；位错捕获(DisT)层，位于所述第一 SRB层上方；和第二 SRB层，位于所述DisT层上方；在所述SRB堆叠件上方形成第一鳍结构，所述第一鳍结构包括:作为所述第一鳍结构的上部的第一外延半导体材料层；和作为所述第一鳍结构的底部的所述第二 SRB层的部分；形成沿着所述第一鳍结构的侧壁包裹的衬垫；在所述衬底上方，包括在两个邻近的所述第一鳍结构之间，形成介电层；使第一区中的所述第一鳍结构的上部凹进，同时覆盖第二区中的所述第一鳍结构；在所述第一区中的凹进的第一鳍结构上方外延沉积第二半导体材料层以形成第二鳍结构；使所述第一区和所述第二区中的所述介电层凹进以暴露所述第一鳍结构和所述第二鳍结构的上部，其中，所述第二半导体材料层的部分嵌入在凹进的介电层中；以及修整所述第一鳍结构和所述第二鳍结构的上部以减小它们的宽度。在上述方法中，形成所述第一鳍结构包括:在所述SRB堆叠件上方沉积所述第一外延半导体材料层；以及穿过图案化的硬掩模蚀刻所述第一外延半导体材料层和所述第二SRB层的所述部分。【附图说明】当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，图中的各个部件未按比例绘制。实际上，为了清楚的讨论，示出的部件的尺寸可以被任意增大或减小。图1是根据一些实施例的用于制造FinFET器件的示例性方法的流程图；图2至图8是根据图1的方法构建的处于制造阶段的示例性FinFET的截面图。【具体实施方式】以下公开内容提供了许多当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种器件，包括：应变松弛缓冲(SRB)堆叠件，位于衬底上方，所述SRB堆叠件包括：第一SRB层，位于所述衬底上方；位错捕获(DisT)层，设置在所述第一SRB层上方；和第二SRB层，设置在所述DisT层上方；第一鳍结构，设置在所述SRB堆叠件上方，所述第一鳍结构包括：所述第二SRB层的部分；第一半导体材料层，设置在所述第二SRB层的所述部分上方；和第二半导体材料层，设置在所述第一半导体材料层上方；以及衬垫层，沿着所述第二SRB层的所述部分和所述第一鳍结构的所述第一半导体材料层延伸。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：李宜静，吴政宪，柯志欣，蔡邦彦，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71