半导体器件和浅沟槽的制作方法技术

本申请提供了一种半导体器件和浅沟槽制作方法。该半导体器件第一沟槽主体部的深度为第一浅沟槽隔离深度的50～95%，第一浅沟槽隔离的第一侧壁和第二侧壁与其轴线之间的夹角为α；第一沟槽底部的第一侧壁延伸部远离第一侧壁的一端与第二侧壁延伸部远离第二侧壁的一端相交，第一侧壁延伸部和第二侧壁延伸部与第一浅沟槽隔离的轴线之间的夹角为β，其中，0°＜α＜β＜90°；第二沟槽主体部的深度为第一浅沟槽隔离的深度的50～95%，第二浅沟槽隔离的第三侧壁和第四侧壁与其的轴线之间的夹角为γ；第二沟槽底部的第三侧壁延伸部和第四侧壁延伸部与其轴线之间的夹角为θ，其中，0°＜γ＜θ＜90°。改善了第一浅沟槽隔离的电学性能。

【技术实现步骤摘要】
【专利摘要】本申请提供了一种半导体器件和浅沟槽制作方法。该半导体器件第一沟槽主体部的深度为第一浅沟槽隔离深度的50?95%，第一浅沟槽隔离的第一侧壁和第二侧壁与其轴线之间的夹角为a;第一沟槽底部的第一侧壁延伸部远离第一侧壁的一端与第二侧壁延伸部远离第二侧壁的一端相交，第一侧壁延伸部和第二侧壁延伸部与第一浅沟槽隔离的轴线之间的夹角为e，其中，0°<a<13<90°;第二沟槽主体部的深度为第一浅沟槽隔离的深度的50?95%，第二浅沟槽隔离的第三侧壁和第四侧壁与其的轴线之间的夹角为Y;第二沟槽底部的第三侧壁延伸部和第四侧壁延伸部与其轴线之间的夹角为0，其中，0°<、<e<90°。改善了第一浅沟槽隔离的电学性能。【专利说明】
本申请涉及半导体器件制造领域，具体而言，涉及一种半导体器件和浅沟槽的制 作方法。
技术介绍
半导体器件制造领域中，器件电路一般包括存储单元阵列区以及逻辑电路区。存 储单元阵列区内各单元之间通过浅沟槽隔离（STI)结构相互隔离；同时逻辑电路区中，各 半导体器件之间也需要通过STI绝缘隔离，防止漏电的产生。由于使用的环境不同，且存储 单元阵列区的线宽尺寸较外围电路的逻辑电路区更小，器件密集程度更高，因此存储单元 阵列区中的浅沟槽隔离的宽度也较逻辑电路区上的小，深度更浅。 现有的器件制造工艺中，器件电路的浅沟槽隔离存在两种基本的制造方法。一种 是采用分区域制造的方法，也就是在分别制作存储单元阵列区浅沟槽隔离和的逻辑电路区 的浅沟槽隔离，该方式存在以下问题：分区域形成浅沟槽隔离时，需要使用两次掩膜，掩膜 图形分别对应存储单元阵列区以及逻辑电路区，因此制作掩膜的成本较高，且需要经过两 次掩膜对准，所形成的浅沟槽隔离对准精度较低。 中国专利申请200910194794. 9提出了"双重深度的浅沟槽隔离制造方法"，图1至 图8示出了实施该方法各步骤后衬底的剖面结构示意图，该方法包括以下各步骤： 步骤S1'，提供半导体基底，该半导体基底包括衬底100'以及衬底表面的介质层 200'，且该半导体基底包括第一区域I '和第二区域II'，得到的半导体衬底的剖面结构如 图1所示； 步骤S2 '，在介质层200 '表面形成第一掩膜层30 Γ，并图形化第一掩膜层30 Γ，得 到的半导体衬底的剖面结构如图2所示； 步骤S3'，以第一掩膜层30Γ为掩膜，刻蚀介质层200'和衬底100'，在第一区域 I'以及第二区域ΙΓ内形成第一沟槽40Γ，得到的半导体衬底的剖面结构如图3所示； 步骤S4'，去除第一掩膜层30Γ，在第一区域I '的表面形成第二掩膜层302'，得 到的半导体衬底的剖面结构如图4所示； 步骤S5'，在第二区域II'内的第一沟槽40Γ内继续刻蚀衬底100'，形成第二沟槽 402'，得到的半导体衬底的剖面结构如图5所示； 步骤S6'，去除第二掩膜层302'，得到的半导体衬底的剖面结构如图6所示。 步骤S7'，在第一沟槽40Γ和第二沟槽402'内填充绝缘物质，并使用化学机械抛 光CMP将器件表面平坦化，得到的半导体衬底的剖面结构如图7所示。 步骤S8'，去除介质层200'，在各区域上形成浅沟槽隔离，并进行高温退火稳固， 得到的半导体衬底的剖面结构如图8所示。 在上述方法中，仍然需要利用第二掩膜302'保护第一区域I '的第一沟槽40Γ， 避免其尺寸在对第二区域II '的第一沟槽40Γ进行进一步刻蚀过程中受到破坏，因此，该方 法仍然需要耗费较高的成本及复杂的工艺对存储单元阵列区浅沟槽隔离和的逻辑电路区 的浅沟槽隔离进行分别处理，而且，在该处理过程中，难以控制同一区域内的浅沟槽的深度 的一致性。
技术实现思路
本申请旨在提供一种，使得同一区域内的浅沟槽 的深度较为一致。 本申请提供的半导体器件，包括存储单元区和逻辑电路区，存储单元区具有第一 浅沟槽隔离，逻辑电路区具有第二浅沟槽隔离，第一浅沟槽隔离包括第一沟槽主体部和第 一沟槽底部，第一沟槽主体部包括相对设置的第一侧壁和第二侧壁，第一沟槽主体部的深 度为第一浅沟槽隔离深度的50?95%，第一侧壁和第二侧壁与第一浅沟槽隔离的轴线之间 的夹角为α ;第一沟槽底部包括与第一侧壁相连的第一侧壁延伸部和与第二侧壁相连的 第二侧壁延伸部，第一侧壁延伸部远离第一侧壁的一端与第二侧壁延伸部远离第二侧壁的 一端相交，第一侧壁延伸部和第二侧壁延伸部与第一浅沟槽隔离的轴线之间的夹角为β， 其中，0° < α < β <90° ;第二浅沟槽隔离包括：第二沟槽主体部和第二沟槽底部，第 二沟槽主体部包括相对设置的第三侧壁和第四侧壁，第二沟槽主体部的深度为第一浅沟槽 隔离的深度的50?95%，第三侧壁和第四侧壁与第二浅沟槽隔离的轴线之间的夹角为γ ; 第二沟槽底部包括连接壁、与第三侧壁相连的第三侧壁延伸部和与第四侧壁相连的第四侧 壁延伸部，第三侧壁延伸部远离第三侧壁的一端与第四侧壁延伸部远离第四侧壁的一端通 过连接壁连接，第三侧壁延伸部和第四侧壁延伸部与第二浅沟槽隔离的轴线之间的夹角为 Θ，其中，0° < Υ < Θ < 90°。 本申请还提供了一种浅沟槽的制作方法，该制作方法包括：将表面具有介质层的 衬底划分为存储单元区和逻辑电路区；采用第一刻蚀气体，在存储单元区刻蚀形成第一沟 槽主体部并在逻辑电路区刻蚀形成第二沟槽主体部，第一沟槽主体部具有相对设置的第一 侧壁和第二侧壁，第二沟槽主体部具有相对设置的第三侧壁和第四侧壁，第一沟槽主体部 和第二沟槽主体部的深度为存储单元区的第一浅沟槽深度的50?95%，第一侧壁和第二侧 壁与第一沟槽主体部的轴线之间的夹角为α，第三侧壁和第四侧壁与第二沟槽主体部的轴 线之间的夹角为Υ ;以及采用第二刻蚀气体，在第一沟槽主体部和第二沟槽主体部的底部 刻蚀形成对应的第一沟槽底部和第二沟槽底部，其中，第一沟槽底部包括与第一侧壁相连 的第一侧壁延伸部和与第二侧壁相连的第二侧壁延伸部，第一侧壁延伸部远离第一侧壁的 一端与第二侧壁延伸部远离第二侧壁的一端相交，第一侧壁延伸部和第二侧壁延伸部与第 一沟槽主体部的轴线之间的夹角为β，其中，〇° < α < β <90°，第二沟槽底部包括连 接壁、与第三侧壁相连的第三侧壁延伸部和与第四侧壁相连的第四侧壁延伸部，第三侧壁 延伸部远离第三侧壁的一端与第四侧壁延伸部远离第四侧壁的一端通过连接壁连接，第三 侧壁延伸部和第四侧壁延伸部与第二沟槽主体部的轴线之间的夹角为Θ其中，〇° < γ < Θ <90°，第一刻蚀气体的刻蚀钝化比大于第二刻蚀气体的刻蚀钝化比。 应用本申请的技术方案，在刻蚀形成浅沟槽的过程中，浅沟槽的深度直接依赖于 其开口大小，因为刻蚀速率在小窗口图形中较慢，甚至在具有高深宽比的小尺寸图形上刻 蚀能停止，上述现象称为微负载效应；本申请利用第一沟槽主体部的深宽比大于第二沟槽 主体部的深宽比，在微负载效应的作用下控制第一沟槽底部的形状，使其在刻蚀过程中刻 蚀角度逐渐收缩至一点后自然停止而第二沟槽底部可以继续刻蚀，利用简本文档来自技高网...

【技术保护点】
一种半导体器件，包括存储单元区和逻辑电路区，所述存储单元区具有第一浅沟槽隔离，所述逻辑电路区具有第二浅沟槽隔离，其特征在于，所述第一浅沟槽隔离包括：第一沟槽主体部，包括相对设置的第一侧壁和第二侧壁，所述第一沟槽主体部的深度为所述第一浅沟槽隔离深度的50～95%，所述第一侧壁和所述第二侧壁与所述第一浅沟槽隔离的轴线之间的夹角为α；第一沟槽底部，包括与所述第一侧壁相连的第一侧壁延伸部和与所述第二侧壁相连的第二侧壁延伸部，所述第一侧壁延伸部远离所述第一侧壁的一端与所述第二侧壁延伸部远离所述第二侧壁的一端相交，所述第一侧壁延伸部和所述第二侧壁延伸部与所述第一浅沟槽隔离的轴线之间的夹角为β，其中，0°＜α＜β＜90°；所述第二浅沟槽隔离包括：第二沟槽主体部，包括相对设置的第三侧壁和第四侧壁，所述第二沟槽主体部的深度为所述第一浅沟槽隔离的深度的50～95%，所述第三侧壁和所述第四侧壁与所述第二浅沟槽隔离的轴线之间的夹角为γ；第二沟槽底部，包括连接壁、与所述第三侧壁相连的第三侧壁延伸部和与所述第四侧壁相连的第四侧壁延伸部，所述第三侧壁延伸部远离所述第三侧壁的一端与所述第四侧壁延伸部远离所述第四侧壁的一端通过所述连接壁连接，所述第三侧壁延伸部和所述第四侧壁延伸部与所述第二浅沟槽隔离的轴线之间的夹角为θ，其中，0°＜γ＜θ＜90°。...

【技术特征摘要】

【专利技术属性】
技术研发人员：何其旸，张翼英，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31