移位寄存器单元、移位寄存器和显示装置制造方法及图纸

本实用新型专利技术公开一种移位寄存器单元、移位寄存器和显示装置，涉及显示技术领域，为解决显示装置显示不均匀，显示装置的显示效果差的问题。所述移位寄存器单元包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块；其中，输入模块与第一触发信号端、第一时钟信号端、低电平端和上拉控制节点连接，输入模块用于利用自举效应，将第一触发信号端的信号无阈值电压损耗地传输至上拉控制节点。本实用新型专利技术提供的移位寄存器单元用于显示装置中。

【技术实现步骤摘要】

本技术涉及显示
，尤其涉及一种移位寄存器单元、移位寄存器和显示装置。
技术介绍
显示装置在进行显示时，需要利用移位寄存器实现对像素单元的扫描，移位寄存器包括多个移位寄存器单元，每个移位寄存器单元对应一行像素单元，为像素单元提供栅极驱动信号，从而由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。但是，移位寄存器单元中的输入模块包括晶体管，晶体管存在阈值电压，而在制作过程中制得的各个移位寄存器单元中输入模块的晶体管的阈值电压往往不同，阈值电压向正向漂移的晶体管在触发信号的作用下容易出现开启不充分的现象，阈值电压的影响使得各个移位寄存器单元中后续电路的晶体管充分开启的时长不同，因此各个移位寄存器单元输出的栅极驱动信号的上升沿或下降沿持续的时长不同，导致显示装置显示不均匀，阈值电压向正向漂移特别严重的情况下，后续电路的晶体管甚至无法开启，从而降低了显示装置的显示效果。
技术实现思路
本技术的目的在于提供一种移位寄存器单元、移位寄存器和显示装置，用于保证显示装置显示均匀，提高显示装置的显示效果。为了实现上述目的，本技术提供如下技术方案:第一方面，本技术提供一种移位寄存器单元，包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块；其中，所述输入模块与第一触发信号端、第一时钟信号端、低电平端和上拉控制节点连接，所述输入模块用于利用自举效应，将所述第一触发信号端的信号无阈值电压损耗地传输至所述上拉控制节点，所述上拉控制节点为所述输入模块、所述上拉控制模块、所述下拉控制模块和所述上拉模块的连接点；所述下拉控制模块与所述第一时钟信号端、所述上拉控制节点、下拉控制节点和所述低电平端连接，所述下拉控制模块用于根据所述第一时钟信号端的信号和所述上拉控制节点的信号，控制所述下拉控制节点的信号为高电平信号或低电平信号，所述下拉控制节点为所述下拉控制模块、所述上拉控制模块和所述下拉模块的连接点；所述上拉控制模块与第二触发信号端、所述低电平端、所述上拉控制节点、所述下拉控制节点、所述下拉模块和所述移位寄存器单元的输出端连接，所述上拉控制模块用于根据所述第二触发信号端的信号和自举效应，控制所述上拉控制节点的信号为高电平信号或低电平信号；所述上拉模块与所述第一时钟信号端、所述上拉控制节点和所述移位寄存器单元的输出端连接，所述上拉模块用于在所述上拉控制节点的信号和所述第一时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平信号；所述下拉模块与所述第二触发信号端、所述低电平端、第二时钟信号端、所述下拉控制节点和所述移位寄存器单元的输出端连接，所述下拉模块用于在所述下拉控制节点的信号、所述第二触发信号端的信号和所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号下拉为低电平信号。第二方面，本技术提供一种移位寄存器，包括多级上述技术方案中所述的移位寄存器单元。第三方面，本技术提供一种显示装置，包括上述技术方案中所述的移位寄存器。本技术提供的移位寄存器单元、移位寄存器和显示装置，移位寄存器单元包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块，与现有技术中后续电路受到输入模块的阈值电压影响的移位寄存器单元相比，本技术中的移位寄存器单元中的输入模块能够利用自举效应，将输入模块的输入端的电压大幅度提高，使得输入模块的输入端的电压远远大于输入模块中的晶体管的阈值电压，从而输入模块能够将第一触发信号端的信号无阈值电压损耗地传输至上拉控制节点，移位寄存器单元中的后续电路不受输入模块中晶体管的阈值电压的影响，保证各个移位寄存器单元中后续电路中的晶体管能够迅速地充分开启，使得各个移位寄存器单元输出的栅极驱动信号的上升沿或下降沿持续的时长基本相同，从而保证显示装置显示均匀，且后续电路能够正常传递信号，提高显示装置的显示效果。【附图说明】此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中:图1为本技术实施例一中的移位寄存器单元的结构示意图；图2为与图1和图4对应的信号时序图；图3为本技术实施例一中在不同的阈值电压下的上拉控制节点的信号时序图；图4为本技术实施例二中的移位寄存器单元的结构示意图。【具体实施方式】为了进一步说明本技术实施例提供的移位寄存器单元、移位寄存器和显示装置，下面结合说明书附图进行详细描述。实施例一请参阅图1，本技术实施例提供的移位寄存器单元包括输入模块P1、下拉控制模块P2、上拉控制模块P3、上拉模块P4和下拉模块P5。其中，输入模块P1与第一触发信号端STU、第一时钟信号端CLK1、低电平端VGL和上拉控制节点Q连接，输入模块P1用于利用自举效应，将第一触发信号端STU的信号无阈值电压Vth损耗地传输至上拉控制节点Q，设输入模块中的晶体管的栅极开启信号和第一极开启信号的电压均为VI (高电平信号)，输入模块中的晶体管的栅极关闭信号和第一极关闭信号的电压均为V2(低电平信号)，传输至上拉控制节点的信号的电压为Vl-Vth，在现有技术中，当输入模块中的晶体管的阈值电压变化时，传输至上拉控制节点的信号是波动的，而在本技术实施例中的移位寄存器单元中，输入模块P1利用自身的自举效应，将输入模块P1的输入端的电压抬升为2V1-V2左右(该电压值为理论值，受到其他因素的影响，该电压值可能会上下浮动，但不影响本技术中移位寄存器单元的电路效果)，输入模块P1的输入端的电压2V1-V2远远大于Vl+Vth，从而使得移位寄存器电路的后续电路不再受到输入模块P1中的晶体管的阈值电压Vth的影响，上拉控制节点的高电平信号的电压为VI ;上拉控制节点Q为输入模块P1、上拉控制模块P3、下拉控制模块P2和上拉模块P4的连接点。下拉控制模块P2与第一时钟信号端CLK1、上拉控制节点Q、下拉控制节点QB和低电平端VGL连接，下拉控制模块P2用于根据第一时钟信号端CLK1的信号和上拉控制节点Q的信号，控制下拉控制节点QB的信号为高电平信号或低电平信号，下拉控制节点QB为下拉控制模块P2、上拉控制模块P3和下拉模块P5的连接点。上拉控制模块P3与第二触发信号端STD、低电平端VGL、上拉控制节点Q、下拉控制节点QB、下拉模块P5和移位寄存器单元的输出端Output连接，上拉控制模块P3用于根据第二触发信号端STD的信号和自举效应，控制上拉控制节点Q的信号为高电平信号或低电平信号。上拉模块P4与第一时钟信号端CLK1、上拉控制节点Q和移位寄存器单元的输出端Output连接，上拉模块P4用于在上拉控制节点Q的信号和第一时钟信号端CLK1的信号的控制下，将移位寄存器单元的输出端Output的信号上拉为高电平信号。下拉模块P5与第二触发信号端STD、低电平端VGL、第二时钟信号端CLK2、下拉控制节点QB和移位寄存器单元的输出端Output连接，下拉模块P5用于在下拉控制节点QB的信号、第二触发信号端STD的信号和第二时钟信号端CLK2的信号的控制下，将移位寄存器单元的输出端Output的信号下拉为低电平信号本文档来自技高网...

【技术保护点】
一种移位寄存器单元，其特征在于，包括输入模块、下拉控制模块、上拉控制模块、上拉模块和下拉模块；其中，所述输入模块与第一触发信号端、第一时钟信号端、低电平端和上拉控制节点连接，所述输入模块用于利用自举效应，将所述第一触发信号端的信号无阈值电压损耗地传输至所述上拉控制节点，所述上拉控制节点为所述输入模块、所述上拉控制模块、所述下拉控制模块和所述上拉模块的连接点；所述下拉控制模块与所述第一时钟信号端、所述上拉控制节点、下拉控制节点和所述低电平端连接，所述下拉控制模块用于根据所述第一时钟信号端的信号和所述上拉控制节点的信号，控制所述下拉控制节点的信号为高电平信号或低电平信号，所述下拉控制节点为所述下拉控制模块、所述上拉控制模块和所述下拉模块的连接点；所述上拉控制模块与第二触发信号端、所述低电平端、所述上拉控制节点、所述下拉控制节点、所述下拉模块和所述移位寄存器单元的输出端连接，所述上拉控制模块用于根据所述第二触发信号端的信号和自举效应，控制所述上拉控制节点的信号为高电平信号或低电平信号；所述上拉模块与所述第一时钟信号端、所述上拉控制节点和所述移位寄存器单元的输出端连接，所述上拉模块用于在所述上拉控制节点的信号和所述第一时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号上拉为高电平信号；所述下拉模块与所述第二触发信号端、所述低电平端、第二时钟信号端、所述下拉控制节点和所述移位寄存器单元的输出端连接，所述下拉模块用于在所述下拉控制节点的信号、所述第二触发信号端的信号和所述第二时钟信号端的信号的控制下，将所述移位寄存器单元的输出端的信号下拉为低电平信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李全虎，李永谦，孟松，
申请(专利权)人：京东方科技集团股份有限公司，
类型：新型
国别省市：北京;11