本实用新型专利技术提供一种半导体器件，目的在于提高半导体器件的可靠性。半导体器件具有半导体芯片(CP1、CP2)、多个引线、多个导线和将它们进行封固的封固部。半导体芯片(CP1)具有焊盘电极(P1a、P1b)和将焊盘电极(P1a、P1b)之间进行电连接的内部布线(NH)。半导体芯片(CP2)的焊盘电极(P2a)和半导体芯片(CP1)的焊盘电极(P1a)经由导线(BW1)电连接，半导体芯片(CP1)的焊盘电极(P1b)经由导线(BW2)与引线(LD1)电连接。引线(LD1)和半导体芯片(CP1)之间的距离比引线(LD1)和半导体芯片(CP2)之间的距离小。而且，焊盘电极(P1a、P1b)及内部布线(NH)都不与形成在半导体芯片(CP1)内的任意电路电连接。
【技术实现步骤摘要】
本技术涉及半导体器件，能够良好地用于例如并列地配置多个半导体芯片并封装而成的半导体器件。
技术介绍
在芯片焊盘上搭载半导体芯片，经由导线电连接半导体芯片的焊盘电极和引线，对它们进行树脂封固，由此能够制造半导体封装形态的半导体器件。日本特开2012-80118号公报(专利文献1)记载了关于并列地配置微型计算机芯片和SDRAM(同步动态随机存储器)芯片并封装而成的半导体器件的技术。日本特开2010-80914号公报(专利文献2)记载了关于并列地配置功率类半导体芯片和控制器用半导体芯片并封装而成的半导体器件的技术。日本特开2009-54850号公报(专利文献3)记载了关于在驱动器1C芯片上安装有微型计算机1C芯片的堆积式安装方式的半导体器件的技术。现有技术文献专利文献专利文献1:日本特开2012-80118号公报专利文献2:日本特开2010-80914号公报专利文献3:日本特开2009-54850号公报
技术实现思路
期望在并列地配置多个半导体芯片并封装而成的半导体器件中，也尽可能地提高可靠性。其他课题和新的特征能够从本说明书的说明及附图明确。根据一实施方式，半导体器件具有第一半导体芯片、第二半导体芯片、多个引线、多个导线和将这些封固的封固体。所述第一半导体芯片具有第一焊盘、第二焊盘及电连接所述第一焊盘和所述第二焊盘的第一布线，所述第二半导体芯片具有第三焊盘。所述第二半导体芯片的所述第三焊盘和所述第一半导体芯片的所述第一焊盘经由第一导线电连接，所述第一半导体芯片的所述第二焊盘和第一引线经由第二导线电连接。所述第一引线和所述第一半导体芯片之间的距离比所述第一引线和所述第二半导体芯片之间的距离小。而且，所述第一焊盘、所述第二焊盘及所述第一布线都不与形成在所述第一半导体芯片内的任意的电路电连接。技术的效果根据一实施方式，能够提高半导体器件的可靠性。【附图说明】图1是一实施方式的半导体器件的俯视图。图2是一实施方式的半导体器件的俯视透视图。图3是一实施方式的半导体器件的俯视透视图。图4是一实施方式的半导体器件的俯视透视图。图5是一实施方式的半导体器件的仰视图。图6是一实施方式的半导体器件的剖视图。图7是一实施方式的半导体器件的剖视图。图8是一实施方式的半导体器件的剖视图。图9是一实施方式的半导体器件的局部放大俯视透视图。图10是一实施方式的半导体器件的说明图。图11是一实施方式的半导体器件的说明图。图12是表示一实施方式的半导体器件的制造工序的工艺流程图。图13是一实施方式的半导体器件的制造工序中的剖视图。图14是接着图13的半导体器件的制造工序中的剖视图。图15是接着图14的半导体器件的制造工序中的剖视图。图16是接着图15的半导体器件的制造工序中的剖视图。图17是接着图16的半导体器件的制造工序中的剖视图。图18是接着图17的半导体器件的制造工序中的剖视图。图19是一实施方式的半导体器件的电路图。图20是表示一实施方式的半导体器件所使用的半导体芯片的芯片布局的俯视图。图21是图20所示的半导体芯片的局部放大俯视图。图22是图20所示的半导体芯片的关键部位剖视图。图23是图20所示的半导体芯片的关键部位剖视图。图24是图20所示的半导体芯片的关键部位剖视图。图25是表示图24的变形例的半导体芯片的关键部位剖视图。图26是表示图24的变形例的半导体芯片的关键部位剖视图。图27是表示图21的变形例的半导体芯片的局部放大俯视图。图28是表示图21的变形例的半导体芯片的局部放大俯视图。图29是在图27及图28的E_E线的位置处的剖视图。图30是表示图20的变形例的半导体芯片的芯片布局的俯视图。图31是研究例的半导体器件的俯视透视图。图32是研究例的半导体器件的说明图。图33是一实施方式的半导体器件的说明图。图34是放大表不图33的一部分的局部放大俯视图。图35是表示一实施方式的半导体器件的变形例的局部放大俯视透视图。图36是表示一实施方式的半导体器件的变形例的电路图。附图标记说明1半导体衬底2场绝缘膜3 P型的半导体区域4 n+型的半导体区域5 P+型的半导体区域6 槽7栅极绝缘膜8栅极电极9、11层间绝缘膜10、12 插塞13保护膜14 开口部BAT 电源BDUBD2接合材料BE背面电极BW、BW1、BW2、BW3 导线CLC控制电路CP1、CP2、CP101 半导体芯片DP芯片焊盘DP1、DP2、DP3、DP4 边ES延长线LD、LD1 引线LF引线框架L0D 负载M1、M2、M1A、M2A 布线M1S1、M1S2、M2S1、M2S2 源极布线MR封固部MRa上表面MRb下表面MRcl、MRc2、MRc3、MRc4 侧面NH，NH1内部布线Pl、Pla、Plb、Plc、P2、P2a、P2c 焊盘电极Plal、Pla2、Pla3、Pla4、Pla5、Pla6 焊盘电极Plbl、Plb2、Plb3、Plb4、Plb5、Plb6 焊盘电极P1S源极用焊盘电极PKG、PKG1、PKG101 半导体器件Q1 功率 M0SFETQ2 感测 MOSFET (sense M0SFET)REG调节器RG1功率MOSFET形成区域RG2感测MOSFET形成区域RG3 区域RG4控制电路形成区域SD1、SD2、SD3、SD4、SD5、SD6、SD7、SD8 边SR密封环SR1、SRla、SR2、SR2a 金属图案TE1、TE2、TE3、TE4、TE5 端子TL悬空引线YG 箭头【具体实施方式】在以下的实施方式中，为了方便，必要时分成多个章节段落或实施方式说明，但除了特别明示的情况以外，它们相互不是没有关系的，而是一方是另一方的一部分或全部的变形例、详细、补充说明等的关系。另外，在以下的实施方式中，在提到要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况及从原理上明确地被限定于特定数的情况等以外，不限于该特定数，既可以是特定数以上也可以是特定数以下。而且，在以下的实施方式中，除了特别明示的情况及从原理上明确是必须的情况等以外，该结构要素(还包含要素步骤等)不一定是必须的。同样地，在以下的实施方式中，提到结构要素等的形状、位置关系等时，除了特别明示的情况及从原理上明确不成立的情况等以外，实质上包含与其形状等近似或类似的形状等。关于上述数值及范围也是同样的。以下，基于附图详细说明实施方式。此外，在用于说明实施方式的所有附图中，对于具有同一功能的部件标注同一附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要以外，原则上不重复同一或同样的部分的说明。另外，在实施方式所使用的附图中，即便是剖视图，为了容易观察附图，有时也省略剖面线。另外，即便是俯视图，为了容易观察附图，有时也附加剖面线。(实施方式)参照【附图说明】本技术的一实施方式的半导体器件。<关于半导体器件(半导体封装)的构造>图1是本技术的一实施方式的半导体器件PKG的俯视图，图2?图4是半导体器件PKG的俯视透视图(平面透视图)，图5是半导体器件PKG的仰视图(背面图)，图6?图8是半导体器件PKG的剖视图。在图2中，示出了在透视封固部MR时的半导体器件PKG的上表面侧的俯视透视图。另外，图3是表示图2本文档来自技高网...
【技术保护点】
一种半导体器件，其具有：第一半导体芯片；第二半导体芯片；多个引线；多个导线；和封固体，其封固所述第一半导体芯片、所述第二半导体芯片、所述多个引线的各自的一部分和所述多个导线，所述半导体器件的特征在于，所述第一半导体芯片具有第一焊盘、第二焊盘以及电连接所述第一焊盘和所述第二焊盘的第一布线，所述第二半导体芯片具有第三焊盘，所述第二半导体芯片的所述第三焊盘和所述第一半导体芯片的所述第一焊盘经由所述多个导线中的第一导线电连接，所述第一半导体芯片的所述第二焊盘和所述多个引线中的第一引线经由所述多个导线中的第二导线电连接，所述第一引线和所述第一半导体芯片之间的距离比所述第一引线和所述第二半导体芯片之间的距离小，所述第一焊盘、所述第二焊盘及所述第一布线都不与形成在所述第一半导体芯片内的任意的电路电连接。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：锦泽笃志，团野忠敏，中村弘幸，相马治，上村圣，
申请(专利权)人：瑞萨电子株式会社，
类型：新型
国别省市：日本;JP
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