一种引线孔、其制作方法、晶体管及CMOS晶体管技术

本发明专利技术公开了一种引线孔、其制作方法、晶体管及CMOS晶体管，在该引线孔的制作方法中，由于在绝缘层中形成通孔之后，在导电区中形成凹槽，而导电区中的凹槽可以增大金属引线层与导电区的接触面积，因此上述制作方法不仅可以通过增大金属引线层与导电区的接触面积来降低金属引线层与导电区之间的电阻，并且上述制作方法工艺步骤简单，可以降低生产成本。

【技术实现步骤摘要】

本专利技术涉及半导体器件
，尤指一种引线孔、其制作方法、晶体管及CMOS晶体管。
技术介绍
互补金属氧化物半导体(CMOS,Complementary Metal Oxide Semiconductor)晶体管由P型沟道金属氧化物半导体(PM0S, Positive channel Metal OxideSemiconductor)晶体管和N型沟道金属氧化物半导体(NM0S, Negative channel-Metal-0xide-Semiconductor)晶体管共同构成。由于CMOS晶体管具有功耗低、噪声低、集成度高、抗福射能力强等特点，广泛应用于集成电路IC(Integrate Circuit)中。CMOS晶体管作为CMOS数字集成电路的基本单元，重要的一种作用是作为驱动芯片使用。驱动芯片要求CMOS晶体管的引线孔电阻越小性能越好。如图1所示，CMOS晶体管包括衬底01、位于衬底上的源漏区02、以及覆盖源漏区02的二氧化硅绝缘层03，其中，源漏区02通过贯穿二氧化硅绝缘层03的引线孔04与引线金属05电连接。目前，如图1所示，主要通过在CMOS晶体管的引线孔04中注入N+离子06和P+离子07来减小引线金属05与源漏区02之间的电阻，其制备工艺相对复杂，具体工艺步骤如下:步骤1:采用光刻、刻蚀工艺形成贯穿二氧化硅绝缘层03的引线孔04，暴露出源漏区02的表面，如图2a所示；步骤2:在引线孔04中注入N+离子06，如图2b所示；步骤3:遮挡住不需要注入P+离子的引线孔04，在需要注入P+离子的引线孔04中注入P+离子07，如图2c所示；步骤4:依次淀积由钛和氮化钛组成的引线金属05层，如图1所示；步骤5:将淀积有引线金属05层的衬底在温度为650°C的条件下快速退火20S。具体地，经过上述5个步骤形成具有欧姆接触的引线孔。在上述制备CMOS晶体管的引线孔的过程中，为了减小金属引线层与源漏区之间的电阻，需要在引线孔中注入N+离子和P+离子，制作流程复杂，生产时间较长，导致生产成本较高。
技术实现思路
本专利技术实施例提供的一种引线孔、其制作方法、晶体管及CMOS晶体管，用以实现在保证降低引线孔电阻的情况下简化工艺步骤，从而降低生产成本。本专利技术实施例提供的一种引线孔的制作方法，包括在衬底上形成导电区以及覆盖所述导电区的绝缘层，在形成所述绝缘层之后，还包括:采用构图工艺对所述绝缘层进行构图，在位于所述导电区区域的绝缘层中形成通孔，暴露出所述导电区的表面；在所述绝缘层中形成所述通孔之后，对暴露出的所述导电区进行刻蚀，在所述导电区中形成凹槽；形成与所述导电区电性连接的，且覆盖所述凹槽底部和侧壁、所述通孔侧壁、以及所述绝缘层表面的金属引线层。本专利技术实施例提供的一种引线孔的制作方法，在绝缘层中形成通孔之后，在导电区中形成凹槽，由于在导电区中制作凹槽可以增大金属引线层与导电区的接触面积，因此上述制作方法不仅可以通过增大金属引线层与导电区的接触面积来降低金属引线层与导电区之间的电阻，并且上述制作方法工艺步骤简单，可以降低生产成本。较佳地，为了进一步降低引线孔的电阻，在本专利技术实施例提供的上述制作方法中，在形成覆盖所述凹槽底部和侧壁、所述通孔侧壁、以及所述绝缘层表面的金属引线层之后，还包括:对形成有所述金属弓|线层的衬底进行快速退火处理，使覆盖所述凹槽底部和侧壁的金属引线层与所述导电区之间互相融合。较佳地，在本专利技术实施例提供的上述制作方法中，对形成有所述金属引线层的衬底进行快速退火处理，具体包括:在温度为750°C?850°C的条件下，对形成有所述金属引线层的衬底进行快速退火处理20s?60s。较佳地，为了降低引线孔的电阻，在本专利技术实施例提供的上述制作方法中，所述形成与所述导电区电性连接的，且覆盖所述凹槽底部和侧壁、所述通孔侧壁、以及所述绝缘层表面的金属引线层，具体包括:采用淀积工艺形成覆盖所述凹槽底部和侧壁、所述通孔侧壁、以及所述绝缘层表面的钛薄膜；采用淀积工艺形成覆盖所述钛薄膜表面的氮化钛薄膜。较佳地，在本专利技术实施例提供的上述制作方法中，所述钛薄膜的厚度为400埃。较佳地，在本专利技术实施例提供的上述制作方法中，所述氮化钛薄膜的厚度为800埃。本专利技术实施例提供的一种引线孔，所述引线孔由本专利技术实施例所提供的上述任一种制作方法制得。本专利技术实施例提供的一种晶体管，所述晶体管包括本专利技术实施例所提供的上述任一种的引线孔。具体地，在本专利技术实施例提供的上述晶体管中，所述导电区为所述晶体管的源漏区。本专利技术实施例提供的一种CMOS晶体管，所述CMOS晶体管中的PM0S晶体管和/或NM0S晶体管为本专利技术实施例所提供的上述任一种晶体管。【附图说明】图1为现有的CMOS晶体管的剖面结构示意图；图2a至图2c分别为采用现有的引线孔的制作方法执行各步骤后的剖面结构示意图；图3为本专利技术实施例提供的引线孔的制作方法的流程图之一；图4为本专利技术实施例提供的引线孔的制作方法的流程图之二 ；图5a至图5e分别为采用实例一提供的制作方法执行各步骤后的剖面结构示意图；图6为本专利技术实施例提供的CMOS晶体管的剖面结构示意图。【具体实施方式】下面结合附图，对本专利技术实施例提供的引线孔、其制作方法、晶体管及CMOS晶体管的【具体实施方式】进行详细地说明。其中，附图中各膜层厚度和形状不反映引线孔及晶体管的真实比例，目的只是示意说明本
技术实现思路
。本专利技术实施例提供的一种引线孔的制作方法，如图3所示，包括步骤:S101、在衬底上形成导电区以及覆盖导电区的绝缘层；在步骤S101形成绝缘层之后，还可以包括步骤:S102、采用构图工艺对绝缘层进行构图，在位于导电区区域的绝缘层中形成通孔，暴露出导电区的表面；S103、在绝缘层中形成通孔之后，对暴露出的导电区进行刻蚀，在导电区中形成凹槽；S104、形成与导电区电性连接的，且覆盖凹槽底部和侧壁、通孔侧壁、以及绝缘层表面的金属引线层。本专利技术实施例提供的一种引线孔的制作方法，在绝缘层中形成通孔之后，在导电区中形成凹槽，由于在导电区中制作凹槽可以增大金属引线层与导电区的接触面积，因此上述制作方法不仅可以通过增大金属引线层与导电区的接触面积来降低金属引线层与导电区之间的电阻，并且上述制作方法工艺步骤简单，可以降低生产成本。较佳地，为了进一步降低引线孔的电阻，在本专利技术实施例提供的上述制作方法中，在步骤S104形成覆盖凹槽底部和侧壁、通孔侧壁、以及绝缘层表面的金属引线层之后，如图4所示，还可以包括步骤:S105、对形成有金属引线层的衬底进行快速退火处理，使覆盖凹槽底部和侧壁的金属引线层与导电区之间互相融合，从而进一步降低金属引线层与导电区之间的电阻。较佳地，在本专利技术实施例提供的上述制作方法中，步骤S105对形成有金属引线层的衬底进行快速退火处理，具体可以包括:在温度为750°C?850°C的条件下，对形成有金属引线层的衬底进行快速退火处理 20s ?60s。较佳地，在本专利技术实施例提供的上述制作方法中，对形成有金属引线层的衬底进行快速退火处理的温度控制在800°C左右，时间控制在20s效果较佳。较佳地，为了降低引线孔的电阻，在本专利技术实施例提供的上述制作方法中，步骤S104形成与导电区电性连接的，且覆盖凹槽底部和侧壁、通孔侧壁、本文档来自技高网...

【技术保护点】
一种引线孔的制作方法，包括在衬底上形成导电区以及覆盖所述导电区的绝缘层，其特征在于，在形成所述绝缘层之后，还包括：采用构图工艺对所述绝缘层进行构图，在位于所述导电区区域的绝缘层中形成通孔，暴露出所述导电区的表面；在所述绝缘层中形成所述通孔之后，对暴露出的所述导电区进行刻蚀，在所述导电区中形成凹槽；形成与所述导电区电性连接的，且覆盖所述凹槽底部和侧壁、所述通孔侧壁、以及所述绝缘层表面的金属引线层。

【技术特征摘要】

【专利技术属性】
技术研发人员：崔金洪，
申请(专利权)人：北大方正集团有限公司，深圳方正微电子有限公司，
类型：发明
国别省市：北京;11