测试结构及测试方法技术

本申请公开了一种测试结构及测试方法。其中，该测试结构包括：半导体基体；深阱，设置于半导体基体中；第一阱，设置于深阱中；第一掺杂区和导电类型与第一掺杂区的导电类型相反的第二掺杂区，设置于深阱和第一阱之间，且第一掺杂区的导电类型与第一阱的导电类型相同；第三掺杂区和导电类型与第三掺杂区的导电类型相反的第四掺杂区，设置于第一阱中，且第三掺杂区的导电类型与第一掺杂区的导电类型相反；焊盘，分别与第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区形成电连接。通过该测试结构能够直接监测到阱漏电，并迅速找到阱漏电流的方向，从而省去了对芯片进行热点分析及芯片去层的处理过程，进而减少了监测阱漏电流所需的时间。

【技术实现步骤摘要】

本申请涉及半导体集成电路的
，具体而言，涉及一种。
技术介绍
在半导体产品的制作过程中，通常需要对半导体基体进行离子注入以在半导体基体中形成阱(well)，然后在阱中形成所需器件(例如晶体管)。特别是含有高压器件(HVdevice)的半导体产品，常常需要在半导体基体中形成深阱，再在深阱中形成阱，并在阱中形成器件。然而，在半导体产品处于研发阶段或刚刚进入良率测试阶段的时候，时常会产生阱漏电流(即阱与周围器件之间或不同阱之间产生漏电流)。如果不能及时发现阱漏电流，将导致半导体产品达不到设定性能，并严重耽搁后续半导体产品的生产。目前，通常采用芯片可靠性测试(WAT)是监测阱漏电流。然而，WAT测试结构无法模拟半导体产品实际使用中的复杂环境(阱与阱之间状况)，因此需要通过对整个芯片进行热点分析(hot spot)以定位阱漏电流。当定位到了阱漏电流的区域之后，由于芯片中没有对阱漏电流进行测量分析的焊盘(pad)，因此只能通过将芯片层层研磨(即芯片去层过程)，直到到达与阱结构相连的接触金属层(CT layer)，然后采用测试机台(例如包括纳米探针和原子力显微镜的机台)进行分析，这些芯片处理和分析需要大量的时间。因此，如何提供一种能够直接监测到阱漏电流的测试结构，以省去对芯片进行热点分析及芯片去层的处理过程并减少监测阱漏电流所需的时间，成为本领域中亟待解决的技术难题。
技术实现思路
本申请旨在提供一种，以通过该测试结构监测阱漏电，并减少监测阱漏电流所需的时间。为了实现上述目的，本申请提供了一种测试结构，用于监测阱漏电流，该测试结构包括:半导体基体；深阱，设置于半导体基体中；第一阱，设置于深阱中；第一掺杂区和导电类型与第一掺杂区的导电类型相反的第二掺杂区，设置于深阱和第一阱之间，且第一掺杂区的导电类型与第一阱的导电类型相同；第三掺杂区和导电类型与第三掺杂区的导电类型相反的第四掺杂区，设置于第一阱中，且第三掺杂区的导电类型与第一掺杂区的导电类型相反；焊盘，分别与第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区形成电连接。进一步地，该测试结构包括多个第一阱，且各第一阱中的第三掺杂区中掺杂剂的掺杂量相同或者不相同。进一步地，该测试结构包括多个第一掺杂区，且各第一掺杂区中掺杂剂的掺杂量相同或者不相同。进一步地，第二掺杂区呈环形，且第二掺杂区包围第一掺杂区和第一阱设置。进一步地，第四掺杂区呈环形，且第四掺杂区包围第三掺杂区设置。进一步地，深阱为深N阱，第一阱为P阱，第一掺杂区和第四掺杂区的导电类型为P型，第二掺杂区和第三掺杂区的导电类型为N型。进一步地，该测试结构还包括:第二阱，设置于深阱和第一阱之间，且第二阱包围第一掺杂区，第二阱的导电类型与第一掺杂区的导电类型相反。进一步地，该测试结构还包括:第三阱，设置于深阱和第一阱之间，且第三阱包围第二掺杂区，第三阱的导电类型与第二掺杂区的导电类型相同。本申请还提供了一种测试方法，用于监测本申请提供的上述测试结构中的阱漏电流，该测试方法包括:步骤S1、在测试结构中的任意一组焊盘上施加测试电压；步骤S2、通过输出值分析定位测试结构中的阱漏电流。进一步地，在步骤S1中，在4至7组焊盘上施加测试电压，且在各组焊盘上施加相同或不同的测试电压。应用本申请的技术方案，本申请提供了一种用于监测阱漏电流的测试结构，包括半导体基体，设置于半导体基体中的深阱，设置于深阱中的第一阱，设置于深阱和第一阱之间的第一掺杂区和第二掺杂区，设置于第一阱中的第三掺杂区和第四掺杂区，以及分别与第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区形成电连接的焊盘，且第一掺杂区、第四掺杂区和第一阱的导电类型相同，第二掺杂区和第三掺杂区的导电类型相同。通过该测试结构能够直接监测到阱漏电流，并迅速找到阱漏电流的方向，从而省去了对芯片进行热点分析及芯片去层的处理过程，进而减少了监测阱漏电流所需的时间。同时，该结构可以作为芯片可靠性测试时的常规监测项目，以提前预警阱漏电流的问题。【附图说明】构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:图1示出了本申请优选实施方式所提供的测试结构的剖面结构示意图；图2示出了图1所示的测试结构中沿a-a方向的截面示意图；图3示出了图1所示的测试结构中沿b-b方向的截面示意图；以及图4示出了本申请实施方式所提供的测试方法的流程示意图。【具体实施方式】需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。正如
技术介绍
中所介绍的，采用现有WAT测试结构监测阱漏电流时，需要通过对整个芯片进行热点分析(hot spot)以及芯片去层处理过程，导致监测阱漏电流需要大量的时间。本申请的专利技术人针对上述问题进行了大量研究，提出了一种用于监测阱漏电流的测试结构。如图1至3所示，该测试结构包括:半导体基体；深阱10，设置于半导体基体中；第一阱20，设置于深阱10中；第一掺杂区30和导电类型与第一掺杂区30的导电类型相反的第二掺杂区40，设置于深阱10和第一阱20之间，且第一掺杂区30的导电类型与第一阱20的导电类型相同；第三掺杂区50和导电类型与第三掺杂区50的导电类型相反的第四掺杂区60，设置于第一阱20中，且第三掺杂区50的导电类型与第一掺杂区30的导电类型相反；焊盘，分别与第一掺杂区30、第二掺杂区40、第三掺杂区50和第四掺杂区60形成电连接。通过上述测试结构能够直接监测到阱漏电流，并迅速找到阱漏电流的方向，从而省去了对芯片进行热点分析及芯片去层的处理过程，进而减少了监测阱漏电流所需的时间。同时，该结构可以作为芯片可靠性测试时的常规监测项目，以提前预警阱漏电流的问题。下面将更详细地描述根据本申请优选实施方式所提供的监测结构。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人本文档来自技高网...

【技术保护点】
一种测试结构，用于监测阱漏电流，其特征在于，所述测试结构包括：半导体基体；深阱，设置于所述半导体基体中；第一阱，设置于所述深阱中；第一掺杂区和导电类型与所述第一掺杂区的导电类型相反的第二掺杂区，设置于所述深阱和所述第一阱之间，且所述第一掺杂区的导电类型与所述第一阱的导电类型相同；第三掺杂区和导电类型与所述第三掺杂区的导电类型相反的第四掺杂区，设置于所述第一阱中，且所述第三掺杂区的导电类型与所述第一掺杂区的导电类型相反；焊盘，分别与所述第一掺杂区、所述第二掺杂区、所述第三掺杂区和所述第四掺杂区形成电连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：钟强华，孙明圣，赖李龙，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31