DP视频信号的时序恢复装置及方法制造方法及图纸

本发明专利技术涉及DP视频信号技术领域，具体涉及DP视频信号的时序恢复装置及方法。包括DP解码模块、视频时序产生模块、双时钟先入先出模块、控制模块和锁相环模块。DP解码生成MSA参数、第一视频像素、链路时钟和链路速率；按照链路时钟存储DP解码所得的第一视频像素；根据DP解码所得的MSA参数和链路速率配置锁相环分频比，并根据该分频比生成像素时钟；根据DP解码所得的MSA参数按照像素时钟生成行同步信号VS、场同步信号HS、有效显示数据选通信号DE；将行同步信号VS、场同步信号HS、有效显示数据选通信号DE作为双时钟先入先出模块的数据读取控制信号，按照像素时钟读取第一视频像素，并生成第二视频像素输出。只需要FPGA就可以实现DP信号转其它视频信号，省了DDR外部存储器及其供电部分，PCB布局难度减小系统稳定性更高。

【技术实现步骤摘要】

本专利技术涉及DP视频信号
，具体涉及DP视频信号的时序恢复装置及方法。
技术介绍
DP(DisplayPort)作为高带宽的数字显示接口，能够支持高分辨率和高帧率，在模组测试领域中常用作视频源的输入接口。但由于DP接口是基于微包结构的特殊性，传统的视频接口转换中为实现Pattern Timing的精确实现，通常采用基于DDR外部存储器(Double Data Rate双倍速率同步动态随机存储器)缓冲的转接方案。FPGA与DDR外部存储器之间PCB设计布局走线难度大，且信号质量易受到其它信号的干扰；同时，FPGA对DDR数据的读写复杂，整个电路成本高，维护困难。
技术实现思路
为解决上述技术问题，本专利技术提供了一种无需使用DDR外部存储器即可实现DP视频信号转换，且读写简单的DP视频信号的时序恢复装置及方法。对于本专利技术一种DP视频信号的时序恢复装置，其技术方案为，包括DP解码模块、视频时序产生模块、双时钟先入先出模块、控制模块和锁相环模块；所述视频时序产生模块接收DP解码模块输出的MSA参数和锁相环模块输出的像素时钟，并根据MSA参数按照像素时钟生成行同步信号VS、场同步信号HS、有效显示数据选通信号DE ;所述双时钟先入先出模块接收DP解码模块输送的第一视频像素、链路时钟，并按照链路时钟存储第一视频像素，同时接收锁相环模块输入的像素时钟和视频时序产生模块输送的行同步信号VS、场同步信号HS、有效显示数据选通信号DE，将行同步信号VS、场同步信号HS、有效显示数据选通信号DE作为双时钟先入先出模块的数据读取控制信号，按照像素时钟读取第一视频像素，并生成第二视频像素输出；所述控制模块数据输入端接收DP解码模块的MSA参数和链路速率，并根据MSA参数及链路速率生成锁相环控制信号；所述锁相环模块的参考时钟输入端接收DP解码模块输送的的链路时钟，控制端接收控制模块输出的锁相环控制信号，并根据锁相环控制信号生成像素时钟。进一步的，所述双时钟先入先出模块根据第一视频像素和第二视频像素的平衡状态生成双时钟先入先出模块状态信号，所述双时钟先入先出模块的双时钟先入先出模块状态信号输出端与控制模块的调节信号接收端连接。对于本专利技术一种DP视频信号的时序恢复方法，其技术方案为，包括以下步骤:步骤1):DP解码生成MSA参数、第一视频像素、链路时钟和链路速率；步骤2):按照链路时钟存储DP解码所得的第一视频像素；步骤3):根据DP解码所得的MSA参数和链路速率配置锁相环分频比，并根据该分频比生成像素时钟；步骤4):根据DP解码所得的MSA参数按照像素时钟生成行同步信号VS、场同步信号HS、有效显示数据选通信号DE ;步骤5):将行同步信号VS、场同步信号HS、有效显示数据选通信号DE作为双时钟先入先出模块(4)的数据读取控制信号，按照像素时钟读取第一视频像素，并生成第二视频像素输出。进一步的，所述步骤3)中，双时钟先入先出模块检测第一视频像素、第二视频像素有效数据的平衡状态，根据该平衡状态生成双时钟先入先出模块状态信号，并将该状态信号发送给控制模块，所述控制模块根据该状态信息配置锁相环分频比系数，对像素时钟进行微调。进一步的，当所述第一视频像素写入速度大于第二视频像素读取速度，则提高像素时钟；当所述第一视频像素写入速度小于第二视频像素读取速度，则降低像素时钟。进一步的，所述步骤5)中，以所述像素时钟作为双时钟先入先出模块的数据读取时钟，以所述行同步信号VS作为复位控制信号，以所述场同步信号HS、有效显示数据选通信号DE作为双时钟先入先出模块的读取使能信号，当行同步信号VS有效时双时钟先入先出模块状态信号复位到初始状态，当场同步信号HS、有效显示数据选通信号DE同时有效时开始读取数据，并将读到的数据输出作为第二视频像素。本专利技术的有益效果:本专利技术利用锁相环生成像素时钟，控制视频信号的读取，并根据写入与写出的速率控制像素时钟的微调，保证生成具有严格时序的视频信号。只需要FPGA就可以实现DP信号转其它视频信号，省了 DDR外部存储器及其供电部分，PCB布局难度减小，PCB板尺寸减少，成本降低；电源功耗降低，程序代码相对简单，运行速度快；系统稳定性更尚。【附图说明】图1为本专利技术模块连接示意图；图中一DP解码模块、2—控制模块、3—锁相环模块、4一双时钟先入先出模块、5—视频时序产生模块。【具体实施方式】以下结合附图和具体实施例对本专利技术作进一步的详细说明:如图1所示，本专利技术所示装置包括DP解码模块1、视频时序产生模块5、双时钟先入先出模块4、控制模块2和锁相环模块3。视频时序产生模块5接收DP解码模块1输出的MSA参数和锁相环模块3输出的像素时钟，根据MSA参数(Measurement System Analysis测量系统分析参数)按照像素时钟生成场同步信号VS、行同步信号HS、有效显示数据选通信号DE。双时钟先入先出模块(Double Clock First In First 0ut)4，即写入时钟和读取时钟可以不相同的先入先出队列。接收DP解码模块1输送的第一视频像素、链路时钟，按照链路时钟存储第一视频像素，接收锁相环模块3输入的像素时钟和视频时序产生模块输送的行同步信号VS、场同步信号HS、有效显示数据选通信号DE，将行同步信号VS、场同步信号HS、有效显示数据选通信号DE作为双时钟先入先出模块4的数据读取控制信号，按照像素时钟读取第一视频像素，并生成第二视频像素输出。双时钟先入先出模块4根据第一视频像素和第二视频像素的平衡状态生成双时钟先入先出模块状态信号，双时钟先入先出模块4的双时钟先入先出模块状态信号输出端与控制模块的调节信号接收端连接，控制模块2数据输入端与DP解码模块1的MSA参数输出端和链路速率输出端相连，根据MSA参数及链路速率生成锁相环控制信号。锁相环模块3的参考时钟输入端与DP解码模块1的链路时钟输出端连接，控制端与控制模块2的锁相环控制信号输出端连接，根据锁相环控制信号生成像素时钟。进行时序恢复时，包括以下步骤:步骤1):DP解码生成MSA参数、第一视频像素、链路时钟和链路速率。DP解码模块1的DP源信号是由MSA参数和视频数据等组成，通过DP解码模块1解码生成MSA参数、第一视频像素、链路时钟和链路速率。其中，MSA参数中包括如前肩、后肩、脉宽、以及场消隐和行消隐等参数。步骤2):按照链路时钟存储DP解码所得的第一视频像素。第一视频像素内包含一个数据使能信号，当该数据使能信号有效时，双时钟先入先出模块4将链路时钟作为写入时钟，将第一视频像素存储进双时钟先入先出模块4。步骤3):根据DP解码所得的MS当前第1页1 2 本文档来自技高网...

【技术保护点】
一种DP视频信号的时序恢复装置，包括DP解码模块(1)，其特征在于，还包括视频时序产生模块(5)、双时钟先入先出模块(4)、控制模块(2)和锁相环模块(3)；所述视频时序产生模块(5)接收DP解码模块(1)输出的MSA参数和锁相环模块(3)输出的像素时钟，并根据MSA参数按照像素时钟生成行同步信号VS、场同步信号HS、有效显示数据选通信号DE；所述双时钟先入先出模块(4)接收DP解码模块(1)输送的第一视频像素、链路时钟，并按照链路时钟存储第一视频像素，同时接收锁相环模块(3)输入的像素时钟和视频时序产生模块(5)输送的行同步信号VS、场同步信号HS、有效显示数据选通信号DE，将行同步信号VS、场同步信号HS、有效显示数据选通信号DE作为双时钟先入先出模块(4)的数据读取控制信号，按照像素时钟读取第一视频像素，并生成第二视频像素输出；所述控制模块(2)数据输入端接收DP解码模块(1)的MSA参数和链路速率，并根据MSA参数及链路速率生成锁相环控制信号；所述锁相环模块(3)的参考时钟输入端接收DP解码模块(1)输送的的链路时钟，控制端接收控制模块(2)输出的锁相环控制信号，并根据锁相环控制信号生成像素时钟。...

【技术特征摘要】

【专利技术属性】
技术研发人员：秦立，郑增强，
申请(专利权)人：武汉精测电子技术股份有限公司，
类型：发明
国别省市：湖北;42