本公开提供了一种半导体存储装置及其编程方法。该半导体存储装置及其编程方法，可一面维持数据的可靠性一面实现编程时间缩短。与非型快闪存储器将从外部输入输出端子输入的编程数据加载至页面缓冲器/感测电路，由监控编程数据的检测电路检测编程数据是否为特定的位串。当检测出编程数据并非为特定的位串时，由传输/写入电路将保持于页面缓冲器/感测电路的编程数据传输至错误检测校正电路，并将通过错误检测校正运算产生的错误校正码写入至页面缓冲器/感测电路。另一方面，当检测为特定的位串时，禁止保持于页面缓冲器/感测电路的编程数据进行传输，并将对应于该特定的位串的已知的错误校正码写入至页面缓冲器/感测电路。
【技术实现步骤摘要】
本专利技术涉及一种，涉及半导体存储装置的输入输出 数据的错误检测校正，尤其涉及一种与非（NAND)型快闪存储器（FlashMemory)的输入数据 的错误检测及校正。
技术介绍
快闪存储器、动态随机存取存储器值ynamic Random Access Memory, DRAM)等 半导体存储器因集成度逐年增加，从而难W制造无故障或缺陷的存储元件。因此，在存 储芯片上，采取用来在外观上补救制造步骤中产生的存储元件的物理性缺陷的兀余方案 Cre化ndancy scheme)。例如，在某兀余方案中，通过设置兀余存储器来补救存在物理性缺陷 的存储元件。而且，在半导体存储器中，除了兀余存储器的物理性补救W外，还使用错误检 测校正电路巧CCiError Qiecking Correction)作为软错误（soft error)对策。 在NAND型快闪存储器中，由于重复进行数据的编程（program)或擦除而因隧道绝 缘膜（tunnelinsulatingfilm)劣化导致电荷保持特性变差，或因被隧道绝缘膜捕获的电荷 导致产生阔值变动，从而引起位错误化iterror)。专利文献1是装载错误检测校正电路作 为送种位错误对策。尤其，在接近区块选择晶体管化lockselectingtransistor)的存储 单元（cell)中，存在因光刻（lithogra地y)造成的图案的不均、形成扩散层时的离子注入 的不均而导致位错误率变高的倾向，故存储着可用来补救更多送种位错误率的ECC码。 而且，在NAND型快闪存储器中，不仅存在一个存储单元中存储1位数据的NAND型 快闪存储器，而且还有存在一个存储单元中存储多位（multibit)数据的NAND型快闪存储 器。专利文献2公开有送种多位数据的错误校正的方案。进而，专利文献3公开有如下快 闪存储器，即，将ECC奇偶校验巧rrorCheckingCorrectionparity)附加至被输入的数据 而产生ECC码，并将所产生的ECC码写入至物理区块，且在由物理区块读出的页面（page) 数据存在错误时，利用ECC码校正错误，将所校正的错误数为阔值W上的物理区块W警示 区块登记在表中，在数据写入时使选择警示区块的优先级下降。【
技术介绍
文献】[000引【专利文献】【专利文献1】日本专利特开2010-152989号公报【专利文献2】日本专利特开2008-165805号公报【专利文献3】日本专利特开2010-79486号公报
技术实现思路
【本专利技术要解决的课题】 片上（onchip)装载ECC电路的NAND型快闪存储器是将被输入的数据保持于页面 缓冲器（pagebuffer)，并将保持于页面缓冲器的数据传输至ECC电路，将在ECC电路中通 过ECC运算产生的错误校正码（错误码）回写至页面缓冲器，其后，将页面缓冲器的数据在 存储器阵列（memory array)的所选择的页面中进行编程。然而，如果对被编程的所有页面 数据进行ECC运算，郝么该处理将极其消耗时间。NAND型快闪存储器是W页面为单位进行 编程，因此，如果伴随高集成化，每一页面的位数增加，则将导致与其成比例的ECC电路的 运算所需的时间增加。送种情况有可能成为缩短编程时间的障碍。 【解决课题的手段】 本专利技术是解决所述W往的课题，提供一种可一面维持数据的可靠性一面实现编程 时间缩短的。 本专利技术的半导体存储装置包括；存储器阵列；数据保持元件，保持从所述存储器 阵列读出的数据、或保持写入至所述存储器阵列的数据；错误检测校正元件，进行数据的错 误检测校正；传输元件，将数据从所述数据保持元件传输至所述错误检测校正元件；写入 元件，将由所述错误检测校正元件产生的错误校正码写入至所述数据保持元件；W及检测 元件，检测输入至所述数据保持元件的数据是否具有特定的位串，在检测到所述特定的位 串时，所述传输元件禁止与所述特定的位串对应的数据进行传输，且所述写入元件将预先 规定的错误校正码写入至所述数据保持元件。 所述特定的位串可为包含逻辑0的位串、或包含逻辑1的位串。所述特定的位串 可为与所述传输元件同时传输的位数相等的位数。所述数据保持元件可分割为多个区段 (sector),且所述传输元件W区段为单位传输数据，所述错误校正元件W区段为单位进行 错误校正处理。可使所述特定的位串与所述数据保持元件所保持的一个页面的位数相等。 半导体存储装置还可包括存储特定的位串与错误校正码的关系的存储元件，且所述写入元 件基于所述检测元件的检测结果，写入属于特定的位串的错误校正码。所述写入元件包含 可基于所述检测元件的检测结果，产生属于特定的位串的错误校正码的逻辑电路，且写入 由该逻辑电路产生的错误校正码。半导体存储装置可包含多个外部输入输出端子，且将从 多个外部输入输出端子输入的数据并行的加载至所述数据保持元件，所述检测元件检测并 行的输入的各个数据是否包含特定的位串。所述检测元件可包含检测位数据是否迁移的检 测电路。 本专利技术的NAND型快闪存储器的编程方法是将从外部输入输出端子输入的编程数 据加载至页面缓冲器，检测所述编程数据是否为特定的位串，当检测出并非为特定的位串 时，将保持于所述页面缓冲器的编程数据传输至ECC电路，并将通过ECC运算而产生的错误 校正码写入至所述页面缓冲器，另一方面，当检测为特定的位串时，禁止保持于所述页面缓 冲器的编程数据进行传输，且将与该特定的位串对应的已知的错误校正码写入至所述页面 缓冲器。【专利技术效果】 根据本专利技术，在输入至数据保持元件的数据为特定的位串的情况下，禁止将数据 从数据保持元件传输至错误校正元件，从而不进行错误校正元件的运算中的将错误校正 码写入至数据保持元件的过程，因此可减少从数据保持元件向错误校正元件传输数据的时 间，从而可缩短对于存储器阵列的数据编程时间。【附图说明】 图1是表示本专利技术实施例的NAND型快闪存储器的整体概略构成的图。 图2是表示本专利技术实施例的存储单元阵列的NAND串（string)的构成的电路图。 图3是说明输入至本专利技术实施例的快闪存储器中的数据流的图。 图4是表示本实施例的检测电路的一例的图。 图5是说明本专利技术实施例的普通ECC处理的图。 图6是说明跳过本专利技术实施例的ECC处理的示例的图。图7是说明W往的快闪存储器的ECC处理的流程图。 图8是说明本专利技术实施例的快闪存储器的ECC处理的流程图。 附图标记说明：[002引 10 ;快闪存储器[002引 100 ;存储器阵列 110;输入输出缓冲器 110-0 ~110-7;I/O缓冲器 120;ECC电路 130;检测电路 132 =OR电路 134 =AND电路 136;标志电路 140 ;地址寄存器 150 ;控制部[00測 160;字线选择电路 170 ;页面缓冲器/感测电路[00川 180;列选择电路[004引 190;内部电压产生电路[004引 200 ;传输/写入电路 300 ;常规区域[004引 310;备用区域 311、312、313、314、315;区域Ax、Ay;地址信息BLK(0)、BLK(1)、……、BLK(m_ 1);存储当前第1页1 2 3 4 本文档来自技高网...
【技术保护点】
一种半导体存储装置，其特征在于包括：存储器阵列；数据保持元件，保持从所述存储器阵列读出的数据、或保持写入至所述存储器阵列的数据；错误检测校正元件，进行数据的错误检测校正；传输元件，将数据从所述数据保持元件传输至所述错误检测校正元件；写入元件，将由所述错误检测校正元件产生的错误校正码写入至所述数据保持元件；及检测元件，检测输入至所述数据保持元件的数据是否具有特定的位串；当检测到所述特定的位串时，所述传输元件禁止与所述特定的位串对应的数据进行传输，且所述写入元件将预先规定的错误校正码写入至所述数据保持元件。
【技术特征摘要】
【专利技术属性】
技术研发人员：山内一贵，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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