半导体器件制造技术

本发明专利技术涉及一种半导体器件，该半导体器件包括：第一块，其在初始化模式下被初始化；和第二块，其当所述第一块在启动模式期间锁存第一信号时被初始化。这里，所述第二块在所述启动模式期间被初始化之后可以锁存第二信号。

【技术实现步骤摘要】
【专利说明】半导体器件相关申请的交叉引用本申请要求2014年7月9日提交的申请号为10-2014-0086125的韩国专利申请的优先权，该韩国专利申请以参阅的方式全文并入本申请。
本专利技术的示意性实施例涉及半导体设计技术，并且更具体地，涉及需要初始化操作的半导体器件。
技术介绍
半导体器件通常包括熔丝电路以存储设置其操作环境的各种信息。例如，熔丝电路根据缺陷、内电压的修整信息、模式寄存器设置(MRS)信息等存储冗余信息。熔丝电路被划分成物理熔丝电路和电熔丝电路，物理熔丝电路的连接状态由激光辐射来控制，电熔丝电路的连接状态由电信号控制。近来，广泛使用可以在封装阶段后被编程的电熔丝电路来取代只能在封装阶段前被编程的物理熔丝电路。在启动模式期间，熔丝电路输出熔丝信号，该信号表示熔丝是否连接并且被存储在预定的锁存电路中。在初始化模式期间，锁存电路需要初始化操作以使半导体器件稳定操作。图1是说明根据现有技术的半导体器件的框图。参照图1，半导体器件100包括用于存储并提供数据的第一至第八内存库110A至110H、对应于第一至第八内存库110A至110H的第一至第八锁存块120A至120H、和用于在启动模式期间将第一至第八熔丝信号FZDATA0〈0:n>至FZDATA7〈0:n>分别输出至第一至第八锁存块120A至120H的熔丝块130。第一至第八内存库110A至110H存储在写入模式期间从外部设备输入的数据，并且在读取模式期间向外部设备提供存储的数据。第一至第八锁存块120A至120H响应于在初始化模式的预定部分期间启用的初始化信号FZLATRSTB被初始化，并且在启动模式期间锁存从熔丝块130输出的第一至第八熔丝信号 FZDATA0〈0:n> 至 FZDATA7〈0:n>。熔丝块130响应于在启动模式期间启用的启动模式信号FZYEN和在启动模式期间顺序地启用的第一至第四内存库选择信号FZ_XBK〈0:3>，将第一至第八熔丝信号FZDATA0<0:n>至FZDATA7〈0:n>分组并且顺序地输出。例如，熔丝块130在启动模式期间将一对第一至第五熔丝信号FZDATA0〈0:n>和FZDATA4〈0:n>、一对第二和第六熔丝信号FZDATAl<0:n> 和 FZDATA5〈0:n>、一对第三和第七熔丝信号 FZDATA2〈0:n> 和 FZDATA6〈0:n>以及一对第四和第八熔丝信号FZDATA3〈0:n>和FZDATA7〈0:n>分组并同时输出。图2是说明图1中所示的第一锁存块120A的电路图。参照图2，第一锁存块120A包括多个锁存部120A_1至120A_n，多个锁存部在初始化模式期间响应于初始化信号FZLATRSTB被同时初始化，并且在启动模式期间锁存第一熔丝信号 FZDATA0〈0:n>。锁存部120A_1至120A_n的每一个包括初始化单元、加载单元、锁存单元和输出单J L.ο初始化单元响应于初始化信号FZLATRSTB将第一锁存节点的逻辑电平初始化至逻辑高电平。加载单元响应于第一熔丝信号FZDATA0〈#>将第一锁存节点的逻辑高电平转变为逻辑低电平。锁存单元将第一锁存节点的逻辑电平反相，并且将第一锁存节点的反相逻辑电平输出至第二锁存节点，且然后锁存第一锁存节点和第二锁存节点的逻辑电平。输出单元将第二锁存节点的逻辑电平输出为第一熔丝输出信号FZ0UT0〈#>。例如，初始化单元包括PM0S晶体管，初始化信号FZLATRSTB被输入至PM0S晶体管的栅极，并且该PM0S晶体管在其源极和漏极与例如电源电压VDD的高电压和第一锁存节点联接。加载单元包括NM0S晶体管，第一熔丝信号FZDATA〈#>被输入至NM0S晶体管的栅极，并且该NM0S晶体管在其源极和漏极与例如接地电压VSS的低电压和第一锁存节点联接。锁存单元包括第一反相器、分别为第一和第二锁存节点的输入和输出节点、第二反相器、分别为第二和第一锁存节点的输入和输出节点。输出单元包括彼此串联联接的第一和第二反相器。第二至第八锁存块120B至120H具有与第一锁存块120A相同的结构。但是，第二锁存块120B接收第二熔丝信号FZDATA1〈0: n>，而不是第一熔丝信号FZDATA0〈0: n>，第三锁存块120C接收第三熔丝信号FZDATA2〈0:n>，而不是第一熔丝信号FZDATA0〈0:n>，第四锁存块120D接收第四熔丝信号FZDATA3〈0:n>，而不是第一熔丝信号FZDATA0〈0:n>，第五锁存块120E接收第五熔丝信号FZDATA4〈0:n>，而不是第一熔丝信号FZDATA0〈0:n>，第六锁存块120F接收第六熔丝信号FZDATA5〈0: n>，而不是第一熔丝信号FZDATA0〈0: n>，第七锁存块120G接收第七熔丝信号FZDATA6〈0: n>，而不是第一熔丝信号FZDATA0〈0: n>，第八锁存块120H接收第八熔丝信号FZDATA7〈0:n>，而不是第一熔丝信号FZDATA0〈0:n>。下文描述半导体器件100的操作。当半导体器件100进入初始化模式时，第一至第八锁存块120A至120H响应于在预定部分期间启用的初始化信号FZLATRSTB被同时初始化。在这种情况下，当半导体器件100进入启动模式时，熔丝块130响应于第一至第四内存库选择信号FZ_XBK〈0:3>将第一至第八熔丝信号FZDATA0〈0:n>分组并且顺序地输出。例如，在启动模式期间，恪丝块130分组并且同时输出一对第一和第五恪丝信号FZDATA0〈0:n>和FZDATA4〈0:n>，然后输出一对第二和第六熔丝信号FZDATAl〈0:n>和FZDATA5〈0:n>，然后输出一对第三和第七熔丝信号FZDATA2〈0:n>和FZDATA6〈0:n>，最后输出一对第四和第八熔丝信号FZDATA3〈0:n>和FZDATA7〈0:n>。第一至第八锁存块120A至120H锁存被分组且被顺序输入的第一至第八熔丝信号FZDATA0<0:n> 和 FZDATA7〈0:n>。但是，根据现有技术的半导体器件100具有如下问题。第一至第八锁存块120A至120H包括针对第一至第八熔丝信号FZDATA0〈0:n>和FZDATA7<0:n>的每一个的锁存部。由于包括多个锁存部的第一至第八锁存块120A至120H被同时初始化，在半导体器件100中出现过电流。过电流引起第一至第八锁存块120A至120H执行初始化操作异常，另外，不可避免地引起也在初始化模式中操作的其它电路的故障。
技术实现思路
本专利技术的示意性实施例涉及以不同时序初始化锁存块的半导体器件。根据本专利技术的一个实施例，一种半导体器件包括:第一块，其在初始化模式下被初始化；和第二块，其当第一块在启动模式期间锁存第一信号时被初始化。第二块可以在启动模式期间被初始化之后锁存第二信号。半导体器件可以进一步包括第三块，其当第二块在启动本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：第一块，其在初始化模式下被初始化；和第二块，其当所述第一块在启动模式期间锁存第一信号时被初始化。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴嘉蓝，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR