本发明专利技术公开了一种高速缓冲存储器，包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；所述N为大于等于2的正整数。本发明专利技术还公开了一种高速缓冲存储器的应用方法。
【技术实现步骤摘要】
本专利技术涉及高速缓存设计技术，尤其涉及一种高速缓冲存储器及其实现方法。
技术介绍
在计算机层次化存储系统中，高速缓冲存储器(Cache Memory)通常是一片面积较小、速度较快的静态存储芯片(SRAM)，位于层次化存储系统的最顶端，其下端为主存储器与外部存储器。根据局部性原理，所述Cache Memory将计算机中的处理器最常用到的数据副本缓存到本地，当Cache命中时,所述处理器无需访问主存储器便可直接从Cache Memory中获取数据，从而有效缩短访存时间、提升计算机性能。由于处理器架构的不断发展，Cache Memory的结构及其控制逻辑也日趋复杂。多存储体(Mult1-Bank)结构的Cache Memory便是随着超标量处理器的发展而逐步提出的。现代超标量处理器可以并行发射多条指令，当多条访问不同存储体(Bank)的读写指令同时访问Cache Memory时，具有所述Mult1-Bank结构的Cache Memory可以同时处理多条访存，这就使得计算机的吞吐率大大提升。虽然所述Mult1-Bank结构的Cache Memory能够较好地避免不同Bank间的访存冲突，并在Cache命中时有效提高数据吞吐率；但是，所述Mult1-Bank结构的Cache Memory是由复杂的控制电路来控制的，控制电路面积的较大，导致增大了 Cache Memory的设计成本。因此,如何权衡Mult1-Bank结构Cache Memory的性能与成本，已成为亟待解决的一个问题。
技术实现思路
为解决现有存在的技术问题，本专利技术实施例提供一种，能有效平衡具有Mult1-Bank结构Cache Memory的性能与成本的问题。本专利技术的技术方案是这样实现的:本专利技术提供了一种高速缓冲存储器，包括:第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；所述N为大于等于2的正整数。上述方案中，所述高速缓冲存储器还包括:用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元与所述第一逻辑仲裁单元连接。本专利技术实施例还提供了一种高速缓冲存储器，包括:N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中， 所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元一一对应连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元一一对应连接；所述N为大于等于2的正整数。上述方案中，所述高速缓冲存储器还包括:用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元均与所述N个第一逻辑仲裁单元连接。本专利技术实施例还提供了一种高速缓冲存储器，包括:第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元一一对应连接；所述N为大于等于2的正整数。上述方案中，所述高速缓冲存储器还包括:用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元与所述第一逻辑仲裁单元连接。本专利技术实施例还提供了一种高速缓冲存储器，包括:N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元一一对应连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；所述N为大于等于2的正整数。上述方案中，所述高速缓冲存储器还包括:用于接收访问所述标记段存储单元的各请求消息的请求单元、以及与所述请求单元连接的分路单元；所述分路单元均与所述N个第一逻辑仲裁单元连接。本专利技术实施例还提供了一种高速缓冲存储器的应用方法，所述高速缓冲存储器包括:第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述方法包括:所述第一逻辑仲裁单元接收X个第一请求消息，并将X个第一请求消息均通过第一接口发送至所述N个标记段存储子单元中的一个或多个；各标记段存储子单元确定自身接收到的第一请求消息中的请求信息与自身的标记段相对应时，根据第一请求消息生成第二请求消息，将第二请求消息发送至所述第二逻辑仲裁单元；所述第二逻辑仲裁单元将接收到的各第二请求消息均通过第二接口发送至所述N个数据块存储子单元中的一个或多个；其中，所述N和X均为大于等于2的正整数。本专利技术实施例还提供了一种高速缓冲存储器的应用方法，应用于高速缓冲存储器；所述高速缓冲存储器包括:N个第一逻辑仲裁单元、与所述N个第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的N个第二逻辑仲裁单元、以及与所述N个第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；所述N个第一逻辑仲裁单元分别通过N个第一接口与N个标记段存储子单元连接；所述N个第二逻辑仲裁单元分别通过N个第二接口与N个数据块存储子单元连接；第一逻辑仲裁单元、第一接口以及标记段存储子单元三者一一对应；第二逻辑仲裁单元、第二接口以及数据块存储子单元三者一一对应；所述方法包括:各第一逻辑仲裁单元接收第一请求消息，并将第一请求消息通过与自身对应的第一接口发送至与自身对应的标记段存储子单元；各标记段存储子单元确定自身接收的第一请求消息的请求信息与自身的标记段相对应时，根据接收到的第一请求消息生成第二请求消息，并将第二请求消息发送至第二逻辑仲裁单元；各第二逻辑仲裁单元将接收到的第二请求消息分别通过自身对应的第二接口发送至与自身对应的数据块存储子单元；其中，所述N和X均为大于等于2的正整数。本专利技术实施例还提供了一种高速缓冲存储器的应用方法，应用于高速缓冲存储器；所述高速缓冲存储器包括:第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储本文档来自技高网...
【技术保护点】
一种高速缓冲存储器，其特征在于，所述高速缓冲存储器包括：第一逻辑仲裁单元、与所述第一逻辑仲裁单元连接的标记段存储单元、与所述标记段存储单元连接的第二逻辑仲裁单元、以及与所述第二逻辑仲裁单元连接的数据块存储单元；所述标记段存储单元包括N个标记段存储子单元；所述数据块存储单元包括N个数据块存储子单元；其中，所述第一逻辑仲裁单元通过第一接口与N个标记段存储子单元连接；所述第二逻辑仲裁单元通过第二接口与N个数据块存储子单元连接；所述N为大于等于2的正整数。
【技术特征摘要】
【专利技术属性】
技术研发人员：王呈健，孙志文，赵世凡，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东;44
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