一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构。本发明专利技术针对超深亚微米尤其是宇航用SRAM型FPGA的IO接口电路的静电放电防护，提出一种双阵列孔静电放电防护版图结构，由两个MOS型晶体管构成标准单元，该结构在晶体管的漏区使用双阵列孔，解决了当IO接口电路满足设计性能时，传统的标准静电放电防护结构因电流通行能力无法满足晶体管设计要求的问题，实现了静电放电防护与IO接口电路之间的合理匹配，增加了静电放电防护能力，同时减少了静电放电防护器件所占用的版图面积。
【技术实现步骤摘要】
本专利技术涉及一种版图结构，尤其是一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构。
技术介绍
静电放电防护是当今CMOS集成电路中最重要的可靠性问题之一。随着集成电路工艺进入超深亚微米阶段，特征尺寸的减小导致了器件对外界电磁干扰的敏感程度也大大提高，使静电放电防护对器件可靠性的危害变得越来越显著。另一方面，随着集成电路信号传输速度的提高，10接口电路的静电放电防护电路导致的延时，给高速电路带来了很大的影响。必须改进静电放电防护结构，使之与10接口电路相匹配，从而使芯片拥有更好的接口性能。尤其是在当今的宇航用SRAM型FPGA芯片设计中，减小芯片面积以满足封装需求、提高10接口性能和静电放电防护效应成了设计的难点。
技术实现思路
本专利技术的技术解决问题是:针对超深亚微米尤其是宇航用SRAM型FPGA的10接口电路的静电放电防护，提出一种双阵列孔静电放电防护版图结构，该结构在晶体管的漏区使用双阵列孔，解决了当10接口电路满足设计性能时，传统的标准静电放电防护结构因电流通行能力无法满足晶体管设计要求的问题，实现了静电放电防护与10接口电路之间的合理匹配，增加了静电放电防护能力，同时减少了静电放电防护器件所占用的版图面积。本专利技术的技术解决方案是:—种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，由两个M0S型晶体管构成标准单元，标准单元包括阱区，在阱区内设置第一源区、第二源区、漏区、将第二源区和漏区分隔开的第二栅极以及将第一源区和漏区分隔开的第一栅极，在第一源区、第二源区两侧分别设置与其不接触的第一阱区接触、第二阱区接触，在漏区内设置第一漏区接触孔、第二漏区接触孔以增大静电泄放电流能力，在第一源区、第二源区内分别设置第一源区接触孔、第二源区接触孔，在第一阱区接触、第二阱区接触内分别设置第一阱区接触孔、第二阱区接触孔，第一源区、第二源区、第一阱区接触、第二阱区接触均与地轨线或电源轨线连接，漏区与版图结构外侧压焊点连接。所述第二栅极、第一栅极的栅长均彡0.25um，第一漏区接触孔、第二漏区接触孔之间的最小间距值21C满足C < 21C < 24D，其中C为标准工艺中接触孔与接触孔之间的最小间距的版图设计规则，24D为第一源区与第一阱区接触或第二源区与第二阱区接触之间的设计值。所述第二栅极、第一栅极的栅长为0.13um，第一漏区接触孔、第二漏区接触孔之间的最小间距值21C满足0.18um ( 21C ( 24D，24D最小为0.21um。所述第二栅极、第一栅极的栅长为0.006um，第一漏区接触孔、第二漏区接触孔之间的最小间距值21C满足0.llum彡21C彡24D，24D最小为0.llum。在阱区内还包括第一寄生电阻、第二寄生电阻、第一寄生三极管和第二寄生三极管，第一寄生三极管、第二寄生三极管的集电极经漏区分别连接至第一漏区接触孔、第二漏区接触孔，然后连接到版图结构外侧的压焊点；第一寄生三极管的基极通过第一寄生电阻连接至第一阱区接触，再通过第一阱区接触孔连接至地轨线或电源轨线；第二寄生三极管的基极通过第二寄生电阻连接至第二阱区接触，再通过第二阱区接触孔连接至地轨线或电源轨线；第一寄生三极管的发射极连接至第一源区，通过第一源区接触孔连接至地轨线或电源轨线，第二寄生三极管的发射极连接至第二源区，通过第二源区接触孔连接至地轨线或电源轨线。标准单元可以为单个或者2N个堆叠，N为自然数，标准单元堆叠时源区之间不插入阱区接触，源区直接重叠在一起，在重叠后的源区两侧分别设置与其不接触的阱区接触，所有的源区与阱区接触均与地轨线或电源轨线连接，所有的漏区均与版图结构外侧压焊点连接。第一漏区接触孔距第一源区边缘距离与第二漏区接触孔距第二源区边缘距离相等。第一漏区接触孔距第一栅极的距离与第二漏区接触孔距第二栅极的距离相等。第一源区接触孔、第二源区接触孔、第一漏区接触孔、第二漏区接触孔、第一阱区接触孔、第二阱区接触孔均在同一水平线上。第一源区中还包括与第一源区接触孔相同的其他源区接触孔，第二源区中还包括与第二源区接触孔相同的其他源区接触孔；漏区中还包括与第一漏区接触孔、第二漏区接触孔相同的其他漏区接触孔。本专利技术与现有技术相比的有益效果是:(1)本专利技术由于在漏区使用了双阵列孔的版图设计，很好的解决了当10接口电路性能由于过驱动、高速度时，要求减小静电放电防护器件的设计尺寸而带来的静电放电防护能力减弱的问题，本专利技术漏区的双阵列孔设计比传统单阵列孔设计增加了 1倍的接触孔数量，在单个接触孔电流密度固定的情况下，就能有效的增大从压焊点到地轨线或电源轨线的静电电流泄放能力，从而提高静电放电防护的效果。(2)本专利技术作为10接口电路的输出部分，通过双阵列孔设计，一方面使10接口电路有了更大的电流流通能力，提高器件在长时间、复杂条件下工作的可靠性；另一方面能保证以更小的10接口电路来满足设计需求和静电放电防护，避免为匹配静电放电防护要求而增大10接口电路器件设计带来的过驱现象，以更小的M0S晶体管设计尺寸，完成设计要求的输出电流能力和静电放电防护等级，提高10接口电路设计的灵活性，减小设计版图面积。(3)本专利技术通过对标准单元的堆叠，可以增大标准单元中阱区寄生电阻的阻值，提高静电放电防护结构版图的开启速度，加快静电电流的泄放，从而避免版图内部器件被烧毁。【附图说明】图1为本专利技术一个标准单元结构平面图；图2为本专利技术多个标准单元结构平面图；图3为本专利技术图1的剖面图。【具体实施方式】下面结合附图对本专利技术做进一步详细说明。本专利技术为FPGA内部的版图，其结构如图1所示，由两个M0S型晶体管构成标准单元，标准单元包括阱区211，在阱区211内设置第一源区206、第二源区207、漏区205、将第二源区207和漏区205分隔开的第二栅极209以及将第一源区206和漏区205分隔开的第一栅极210，在第一源区206、第二源区207两侧分别设置与其不接触的第一阱区接触208、第二阱区接触218，在漏区205内设置第一漏区接触孔212、第二漏区接触孔213以增大静电泄放电流能力，在第一源区206、第二源区207内分别设置第一源区接触孔214、第二源区接触孔215，在第一阱区接触208、第二阱区接触218内分别设置第一阱区接触孔216、第二阱区接触孔217，第一源区206、第二源区207、第一阱区接触208、第二阱区接触218均与地轨线或电源轨线连接，漏区205与版图结构外侧压焊点连接。所述第二栅极209、第一栅极210的栅长均彡0.25um，第一漏区接触孔212、第二漏区接触孔213之间的最小间距值21C满足21C< 24D，其中C为标准工艺中任何接触孔与接触孔之间的最小间距的版图设计规则，24D为第一源区206与第一阱区接触208或第二源区207与第二阱区接触218之间的设计值。标准工艺都会有专门的静电放电防护设计规贝1J，所谓专门的静电放电防护设计规则，就是生产厂商保证在生产加工过程中不出现加工制造方面的问题，并保证在不超过规则提供的规定电压下能完全提供静电放电防护。本专利技术中的静电放电防护版图结构剖面图如图3所示。在这个剖面图中，在阱区211内另行设置第一寄生电阻413、第二寄生电阻418、第一寄生三极管414和第二寄本文档来自技高网...
【技术保护点】
一种宇航用SRAM型FPGA双阵列孔静电放电防护版图结构，其特征在于，由两个MOS型晶体管构成标准单元，标准单元包括阱区(211)，在阱区(211)内设置第一源区(206)、第二源区(207)、漏区(205)、将第二源区(207)和漏区(205)分隔开的第二栅极(209)以及将第一源区(206)和漏区(205)分隔开的第一栅极(210)，在第一源区(206)、第二源区(207)两侧分别设置与其不接触的第一阱区接触(208)、第二阱区接触(218)，在漏区(205)内设置第一漏区接触孔(212)、第二漏区接触孔(213)以增大静电泄放电流能力，在第一源区(206)、第二源区(207)内分别设置第一源区接触孔(214)、第二源区接触孔(215)，在第一阱区接触(208)、第二阱区接触(218)内分别设置第一阱区接触孔(216)、第二阱区接触孔(217)，第一源区(206)、第二源区(207)、第一阱区接触(208)、第二阱区接触(218)均与地轨线或电源轨线连接，漏区(205)与版图结构外侧压焊点连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：尚祖宾，禹放斌，史艳朝，周雷，倪劼，董龙龙，王苑丁，杨肖，
申请(专利权)人：北京时代民芯科技有限公司，北京微电子技术研究所，
类型：发明
国别省市：北京;11
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