封装系统技术方案

本发明专利技术提供一种封装系统，此封装系统包括：一第一中介层，其中第一中介层包括：一第一内连线结构；一第一基板，设置于第一内连线结构之上，其中第一基板包括至少一第一硅穿孔结构形成于其中；以及一模封化合物材料，设置于第一内连线结构之上且围绕第一基板；一第二中介层，设置于第一中介层之上；以及一第一集成电路，设置于第二中介层之上；其中第二中介层包括多个第三内连线结构以及设置于多个第三内连线结构之间的一第三基板，其中第三基板的热膨胀系数等于第一基板的热膨胀系数，且其中第一集成电路通过第二中介层的多个第三内连线结构与第一硅穿孔结构电性耦合。本发明专利技术可解决由有机基板与晶粒裸片基板之间热膨胀系数不匹配所造成的问题。

【技术实现步骤摘要】
【专利说明】封装系统本申请是申请号为201010581306.2、专利技术名称为“封装系统”、申请日为2010年12月06日的专利技术专利申请的分案申请。
本专利技术涉及一种半导体封装系统，且特别是涉及一种具有中介层(interposer)的封装系统。
技术介绍
自从集成电路(integrated circuit, 1C)专利技术以来，由于各种电子元件(例如:晶体管、二极管、电阻、电容等)的集成密度(integrat1n density)持续改善，致使半导体工业经历了快速的成长。集成密度(integrat1n density)的改善主要是来自于最小特征尺寸(minimum feature size)的递减，因而能够将更多元件整合在一指定区域中。这些集成密度(integrat1n density)的改善基本上是二维(2D)空间的改善，改善这些集成元件在半导体晶片表面上所占据的体积。虽然在光刻(lithography)工艺方面的技术改革已大幅改善二维(2D)集成电路(1C)结构，然而在二维空间内可达成的密度仍有其物理上的极限，而这些极限之一就是制作这些元件所需要的最小尺寸。此外，当越多元件需设置于单一芯片时，则需要越复杂的芯片设计。另外一项额外的限制在于，当元件数目增加时，元件间的内连线(interconnect1ns)数目与长度会显著的增加。当内连线数目与长度增加时，电路RC延迟(RC delay)与功率消耗两者皆会增加。为了解决上述的限制，因此衍生出三维(3D)集成电路(ICs)。在一般3D 1C形成过程中，会形成两个晶片，其中两者皆包含一集成电路。接着将上述两晶片接合在一起。之后形成深的导孔(deep vias)用以连接两个晶片中的内连线元件。使用3D 1C技术，可以制作较高密度的元件，且甚至可接合六层晶片。如此一来，整体线长度可大幅地减少。导通孔(vias)的数目也可减少。因此，3D 1C技术有潜力成为下个世代的主流技术。现有形成3D 1C的方法包括裸片对晶片接合(die-to-wafer bonding)，其中被分割的裸片接合至一共同的晶片上。裸片对晶片接合(die-to-wafer bonding)的优点在于裸片的尺寸可小于位于晶片上的芯片尺寸。近年来娃穿孔(through-silicon-vias，TSVs)(也称为through-wafer vias)广泛地使用于3D 1C上。现有一底部晶片接合至一顶部晶片。两晶片各自包括集成电路形成于基材上。形成于底部晶片上的集成电路通过内连线结构连接至顶部晶片的集成电路。而晶片中的集成电路通过娃穿孔连接到外部的接合焊盘(external pads)上。进行切割工艺可将堆叠的晶片切割成多个堆叠裸片结构。
技术实现思路
为克服现有技术的缺陷，本专利技术提供一种封装系统，包括:一第一中介层(interposer)，其中该第一中介层包括:一第一内连线结构(interconnect structure)；一第一基板，设置于该第一内连线结构之上，其中该第一基板包括至少一第一硅穿孔(through silicon via, TSV)结构形成于其中；以及一模封化合物材料(molding compoundmaterial)，设置于该第一内连线结构之上且围绕该第一基板；以及一第一集成电路，设置于该第一中介层之上，其中该第一集成电路与该第一娃穿孔(through silicon via, TSV)结构电性耦合。本专利技术另提供一种封装系统，包括:一第一中介层，其中该第一中介层包括:一第一内连线结构，其中该第一内连线结构具有一第一金属线间距(first metallic linePitch);一第一基板，设置于该第一内连线结构之上，其中该第一基板包括至少一硅穿孔(through silicon via, TSV)结构形成于其中；一模封化合物材料设置于该第一内连线结构之上且围绕该第一基板；以及一第二内连线结构设置于该第一基板之上，其中该第二内连线结构具有小于该第一金属线间距的一第二金属线间距；以及一第一集成电路，设置于该第一中介层之上，其中该第一集成电路与该第一娃穿孔(through silicon via, TSV)结构电性耦合。本专利技术也提供一种封装系统，其中该一第一中介层包括:一第一内连线结构；一第一基板，设置于该第一内连线结构之上，其中该第一基板包括至少一硅穿孔(throughsilicon via, TSV)结构形成于其中，其中该第一基板具有一第一热膨胀系数(CTE);—模封化合物材料设置于该第一内连线结构之上且围绕该第一基板；以及一第二内连线结构设置于该第一基板之上；以及一第一集成电路，设置于该第一中介层之上，其中该第一集成电路与该第一娃穿孔(through silicon via, TSV)结构电性親合，其中该第一集成电路包括一第二基板，其中该第二基板具有一第二热膨胀系数，且该第二热膨胀系数大体上等于该第一热膨胀系数。本专利技术还提供一种封装系统，此封装系统包括:一第一中介层，其中该第一中介层包括:一第一内连线结构；一第一基板，设置于该第一内连线结构之上，其中该第一基板包括至少一第一硅穿孔结构形成于其中；以及一模封化合物材料，设置于该第一内连线结构之上且围绕该第一基板；一第二中介层，设置于该第一中介层之上；以及一第一集成电路，设置于该第二中介层之上；其中该第二中介层包括多个第三内连线结构以及设置于所述多个第三内连线结构之间的一第三基板，其中该第三基板的热膨胀系数等于该第一基板的热膨胀系数，且其中该第一集成电路通过该第二中介层的所述多个第三内连线结构与该第一硅穿孔结构电性耦合。本专利技术可解决由有机基板与晶粒裸片基板之间热膨胀系数不匹配所造成的问题。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。【附图说明】图1为一剖面图，用以说明本专利技术第一实施例的封装系统。图2为一剖面图，用以说明本专利技术第二实施例的封装系统。图3为一剖面图，用以说明本专利技术第三实施例的封装系统。图4为一剖面图，用以说明本专利技术第四实施例的封装系统。图5为一剖面图，用以说明本专利技术第五实施例的封装系统。图6A-图6E为一系列剖面图，用以说明本专利技术一较佳实施例的形成多个中介层的方法。图7为一剖面图，用以说明本专利技术一实施例的系统，其中此系统包括设置于基板之上的封装系统。【主要附图标记说明】100、200、300、400、500 ?封装系统110、210、310、410、510、610 ?中介层111、211、311、411、511、611 ?内连线结构113、213、313、413、513、613 ?基板115a、115b、215a、215b、315a、315b、415a、415b、515a、515b ?硅穿孔结构(TSV)117、217、317、417、517、617 ?模封化合物材料117a?模封化合物材料117的表面218?模封化合物层119、219、319、419、519、619 ?内连线结构120、130、220、230、320、330、420、430、520、530 ?集成电路(1C)121、131、221、231、321、331、421、431、521、5本文档来自技高网...

【技术保护点】
一种封装系统，包括：一第一中介层，其中该第一中介层包括：一第一内连线结构；一第一基板，设置于该第一内连线结构之上，其中该第一基板包括至少一第一硅穿孔结构形成于其中；以及一模封化合物材料，设置于该第一内连线结构之上且围绕该第一基板；一第二中介层，设置于该第一中介层之上；以及一第一集成电路，设置于该第二中介层之上；其中该第二中介层包括多个第三内连线结构以及设置于所述多个第三内连线结构之间的一第三基板，其中该第三基板的热膨胀系数等于该第一基板的热膨胀系数，且其中该第一集成电路通过该第二中介层的所述多个第三内连线结构与该第一硅穿孔结构电性耦合。

【技术特征摘要】
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【专利技术属性】
技术研发人员：吴伟诚，侯上勇，郑心圃，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71