半导体结构制造技术

本发明专利技术公开了一种半导体结构包括其上具有至少一个导电区域的基底、多个设置在基底上的筒状容器电极,其中,每个筒状容器电极具有一个与导电区域直接接触的水平部和连接该水平部的垂直侧部,以及一支撑结构,包含有多个条形部,彼此平行排列,以及多个卡环,介在相邻的两条所述多个条形部之间,其中各个所述卡环箝制固定住每个所述筒状容器电极,且所述多个条形部及多个卡环是位在同一水平面上。

【技术实现步骤摘要】

本专利技术总体上涉及一种半导体结构。更具体地，本专利技术涉及一种电容器或具有单层支撑结构的电容器的圆柱状存储节点。此外，本专利技术还公开了一种自定位方法，以形成这种单层支撑结构。
技术介绍
随着集成电路的积集度不断提高，电子元件的尺寸也被越做越小，例如，集成电路中常被利用到的电容器，它可作为动态随机存取存储器(DRAM)装置的电荷存储元件。为了尽量减少各个电容器所占芯片面积，而另一方面又要保持一定的电容值，目前的电容器结构已变得又高又细。然而，当前电容器尺寸已接近工艺极限，故需要开发新的制程技术，使得电容器能被进一步缩放到更小的尺寸。目前常见的电容器结构是所谓的容器状的存储节点装置。形成该等容器状的存储节点被的方法是先在一模板层或支撑结构形成高纵宽比的通孔，然后均匀沉积存储节点层。接着去除模板层，然后在容器状的存储节点层上沉积介电材料及电容器单元板。缺点是，高纵宽比的容器状存储节点在结构上显得特别薄弱、易倒塌、扭曲或从底层破裂。为了避免高纵宽比容器状存储节点倒塌，业界已开发出一种网型支撑结构。然而，现有技术有几个缺点，例如，仍需要额外的掩模或光刻步骤，以打开支撑网氮化物层，用在形成双侧DRAM电容器。此外，由在临界尺寸继续缩小，对不准或光刻叠对偏差亦是待克服的问题。
技术实现思路
本专利技术的主要目的是提供一种具有单层支撑结构的电容器的筒状的存储节点，以解决上述公知技术的问题和缺点。根据本专利技术的一实施例，一种半导体结构包括其上具有至少一个导电区域的基底、多个设置在所述基底上的筒状容器电极，其中，每个所述筒状容器电极具有一个水平部，其与所述至少一个导电区域直接接触，和连接该水平部的垂直侧部，以及一支撑结构，包含有多个条形部，彼此平行排列，以及多个卡环，介在相邻的两条所述多个条形部之间，其中各个所述卡环箝制固定住每个所述筒状容器电极，且所述多个条形部及多个卡环是位在同一水平面上。根据本专利技术的一个实施例中，多个筒状容器电极排成多数列，并且其中，所述筒状容器电极中各列被两个相邻的条带夹在中间。根据本专利技术的一个实施例中，所述多个条形部和多个卡环是由一单一均质材料层制成。【附图说明】图1到图10例示出一种自定位形成方法，是在结构上由一个单一层的支撑结构支撑的圆筒状存储节点的电容器的容器，其中:图1例示出一种部分存储器矩阵的剖视图；图2A例示出部分存储器矩阵和容器开口的上视图，图2B是沿图2A的线Ι-Γ截取的剖视图；图3A显示出除去顶部氧化硅层之后的容器的俯视图，图3B是沿图3A的线Ι_Γ截取的剖视图；图4Α显示出斜角度离子注入工艺之后的容器的俯视图，图4Β是沿图4Α的线Ι-Γ截取的剖视图；图5Α显示出在选择性去除未掺杂的多晶硅层之后的容器的俯视图，图5Β是沿图5Α的线Ι-Γ截取的剖视图，图5C是沿图5Α的线ΙΙ-ΙΓ截取的剖视图；图6Α显示出在全面沉积ALD氧化层之后的容器的俯视图，图6Β是沿图6Α的线Ι-Γ截取的剖视图，图6C是沿图6Α的线ΙΙ-ΙΓ截取的剖视图；图7Α显示出在形成环形间隙壁之后的容器的俯视图，图7Β是沿图7Α的线Ι_Γ截取的剖视图，图7C是沿图7Α的线ΙΙ-ΙΓ截取的剖视图；图8Α显示出在去除阻挡层及掺杂层之后的容器的俯视图，图8Β是沿图8Α的线Ι-Γ截取的剖视图；图9Α是表示去除PSG层之后的容器的俯视图。图9Β是沿图9Α的线Ι-Γ截取的剖视图。图9C是沿图9Α线ΙΙ-ΙΓ截取的剖视图；以及图10例示本专利技术电容器结构的剖面图。其中，附图标记说明如下:10 基底12导电区域14介电层18停止层20 USG 层22 PSG 层24氮化硅层24a环形的氮化硅间隙壁26未掺杂的多晶硅层26a掺杂层28氧化硅层30容器开孔32 容器34阻挡层36 落差40斜角度离子注入工艺42条状区域43阴影区域52硅氧层52a环形的硅氧间隙壁66电容介电层68导电层80单层的支撑结构R1、R2、R3 列【具体实施方式】在下面的描述中，给出许多具体细节，以提供彻底理解本专利技术。然而，很明显的，本领域技术人员亦能在没有这些具体细节下仍可实施本专利技术。此外，某些公知的系统配置或处理步骤没有被详细披露，因为这些应是本领域技术人员所熟知的。同样地，例示出该装置的实施例的附图是半示意性的，不是按比例绘制，附图中有些尺寸被夸大以为了清楚呈现。还有，为便于说明和描述，在多个实施例中若具有共同的特征，则以相同或类似的附图标记描述。文中术语“半导体基板”，“半导体构造”和本文所用的“半导体基底”包括任何半导体材料，包括，但不限于，单块半导体材料，例如半导体芯片(单独或在包括其它材料的组合件)及半导体材料区域(无论是单独使用或以包含其它材料的组合件)。文中术语“基底”是指任何支撑结构，包括，但不限于，以上所述的半导体基底。文中术语“水平”，如本文所用被定义为平行在该半导体基底的主要表面，而不管其方向的平面。术语“垂直”则垂直如前定义的水平方向。术语，如“上”，“上方”，“下方”，“底部”，“顶部”，“侧”(如在“侧壁”)，“更高”，“下”，“上方”和“下“，均相对在如前定义的水平面。请参阅图1至图10，首先如图1所示，提供一基底10，其上可形成集成电路元件或电路。基底10可包括单晶硅，或基本上由单晶硅所构成，以下亦称为半导体基底，或者基底10可以是半导体基底的一部分。虽然在本实施例中，基底10被绘示出为均匀的，然而在其它实施例中基底10可以包括在不同材料。例如，基底10可以对应在包含一个或多个与集成电路制造相关的材料的半导体基底或基材。在这些实施例中，上述材料可以是金属材料、阻挡层材料、扩散材料或绝缘材料等。根据本专利技术实施例，至少一个导电区域12被设置在基底10，例如，所述导电区域12可以是接触件、源/汲极掺杂区，或转接垫区域。例如，当所述导电区域12是接触件的情况下，导电区域12被嵌入在介电层14，如氧化硅层。最初，导电区域12与介电层14可以覆盖有停止层18，例如氮化物蚀刻停止层。未掺杂的硅酸盐玻璃(USG)层20沉积在停止层18上。接着在USG层20上沉积一磷硅玻璃(PSG)层22，作为一个模板层，用以形成电容容器电极。然后在PSG层22上沉积氮化硅层24。未掺杂的多晶硅层26被沉积在氮化硅层24上，然后在未掺杂的多晶硅层26上沉积氧化硅层28。如图2A及图2B所示，先进行一光刻及蚀刻工艺，在氧化硅层28、未掺杂的多晶硅层26、氮化硅层24、PSG层22、USG层20以及停止层18中蚀刻出多个密集排列的高纵宽比的容器开孔30。图2A中为简化说明，仅例示出3x3矩阵的容器开孔30。如图2B所示，各个容器开孔30均贯通氧化硅层28、未掺杂的多晶硅层26、氮化硅层24、PSG层22、USG层20以及停止层18，显露出部分的导电区域12。接着，在氧化硅层28上及各个容器开孔30内均匀沉积均厚的导电层，例如钛或氮化钛。上述的导电层共形的覆盖住各个容器开孔30的内表面。接着，在导电层上形成一阻挡层34，并使阻挡层34完全填满容器开孔30。再利用化学机械抛光(CMP)工艺将氧化硅层28上方的导电层移除，显露出氧化硅层28的上表面。剩余的位在容器开孔30内的导电层则构成一筒状储存节点容器(下简称”容器”)32，其作为电容器的下电极。如图3A及本文档来自技高网...

【技术保护点】
一种半导体结构,其特征在于包含有:一基底,所述基底上具有至少一个导电区域；多个设置在所述基底上的筒状容器电极,其中,每个所述筒状容器电极具有一个水平部,所述水平部与所述至少一个导电区域直接接触,以及连接该水平部的一垂直侧部；以及一支撑结构,包含有多个条形部,彼此平行排列,以及多个卡环,介在相邻的两条所述多个条形部之间,其中各个所述卡环箝制固定住每个所述筒状容器电极,且所述多个条形部及多个卡环是位在同一水平面上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：洪海涵，郭炳宏，庄弋纬，
申请(专利权)人：华亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71