本发明专利技术涉及一种半导体封装结构的制造方法，其包括：提供衬底，所述衬底具有彼此对置的第一表面和第二表面，所述衬底具有多个导通孔；将裸片固定到所述衬底的所述第一表面，且将所述裸片电连接到所述衬底；使用封装材料囊封所述裸片及所述第一表面；以及使用所述封装材料作为载体，以从所述衬底的所述第二表面薄化所述衬底以曝露所述多个导通孔。
【技术实现步骤摘要】
本专利技术涉及半导体封装技术，明确地说，涉及一种。
技术介绍
微机电系统(microelectro-mechanical system, MEMS)或微机电装置(microelectro-mechanical devices)通常是指利用半导体技术(semiconductor technology)在半导体晶片(wafer)的表面上形成的微观机构(microscopic mechanism)。常见的微机电系统或微机电装置为(例如)加速度计(accelerometer)、压力传感器或其它传感器等。由于微机电系统或微机电装置的结构相当微小，因此可在制造过程中使用粘胶将半导体晶片粘贴在载体(carrier)上以便于制造。然而，在粘贴半导体晶片到载体时可能发生贴合面不平坦/不共平面(flat/coplanar)或未对准(misalignment)的问题。必须挑选耐热的粘胶以避免粘胶本身失去粘性。此外，还必须挑选具有适当热膨胀系数(coefficient of thermal expans1n, CTE)的粘胶以减少半导体晶片在制造过程中由于受热而产生的翅曲(warpage)。制造过程结束时必须去除载体。载体去除后必须清洗(clean)半导体晶片上的粘胶。如果粘胶未能完全清除，那么可能会影响产品的可靠性(reliability)。
技术实现思路
本专利技术提供一种，其包括:提供衬底，所述衬底具有彼此对置的第一表面和第二表面，且衬底具有多个导通孔；将裸片固定到衬底的第一表面，且将裸片电连接到衬底；使用封装材料囊封裸片及第一表面；以及利用所述封装材料作为载体，以从衬底的第二表面薄化所述衬底以暴露所述多个导通孔。【附图说明】图1A到1N所示为根据本专利技术的一实施例的。【具体实施方式】图1A到1N所示为根据本专利技术的一实施例的。参见图1A，可提供衬底100。衬底100可包括第一表面101、第二表面102、至少一个导通孔(via) 103、至少一个导电衬垫104以及至少一个迹线(trace) 105。衬底100可为或可包括娃或其化合物、玻璃或有机材料。第一表面101与第二表面102对置。在本专利技术的一实施例中，衬底100可以是裸片100。裸片100包括电路结构，例如集成电路或专用集成电路(applicat1n-specific integrated circuit, ASIC)。至少一个导通孔卜丨&)103可为硅穿孔(11^0呢11^1化011 Via，TSV)、玻璃穿孔(Through-Glass Via,缩写为 TGV)或芯穿孔(Through-Core Via, TCV)等。可在一通孔(viahole)中填入导电材料或将导电材料形成于通孔侧壁以形成至少一个导通孔103。导电材料可至少包括金、银、铜、铝、锡或其合金。至少一个导通孔103可电连接衬底100中的迹线再分布层(redistribut1n layer, RDL,图中未展示)或其它元件。至少一个导电衬垫104位于衬底100的第一表面101上。至少一个导电衬垫104通过迹线105与导通孔103连接。在本专利技术的一个实施例中，至少一个导电衬垫104包括一层或多层表面处理层(图中未展示)。表面处理层可包括(但不限于)镍金(NiAu)或镍钯金(NiPdAu)或其它合适材料。迹线105可为或可包括金、银、铜、铝、锡或其合金。至少一个导通孔103还可通过迹线105连接到衬底100的其它层电路(图中未展示)，例如衬底100的接地层。迹线105可构成为衬底100中的迹线再分布层的一部分。可在衬底100的第一表面101涂覆粘着材料106。参见图1B。在图1B中，可通过图1A中的粘着材料106将一或多个裸片110固定到衬底100的第一表面101上。在本专利技术的另一实施例中，可通过焊接或其它方式将裸片110固定到衬底100的第一表面101上。在本专利技术的一实施例中，可将多个裸片110分别固定到衬底100上。在本专利技术的另一实施例中，可同时将多个裸片110固定到衬底100上。裸片110的尺寸可为(但不限于)0.5X0.5 (毫米，mm)到2X2毫米。裸片110 可以是微机电系统(Micro Electro Mechanical Systems, MEMS)裸片，例如(但不限于)加速度计、致动器、陀螺仪(gyroscope)、压力传感器、光学传感器、机械式开关、光学式开关等等。裸片110还可为其它种类的有源元件(如各式二极管、各式晶体管、各式光电元件、放大器等)或无源元件(如电阻、电容、电感等)。裸片110上具有至少一个导电衬垫111。至少一个导电衬垫111包括一层或多层表面处理层(图中未展示)。表面处理层的材料可包括(但不限于)镍金(NiAu)或镍钮金(NiPdAu)或其它合适材料。参见图1C。可将裸片110上的导电衬垫111与衬底100的导电衬垫104以导线(wire) 107连接起来。导线107的材料可为金、银、铝、铜、锡或其合金。由于衬底100为微型化的裸片，因此其内部元件较为脆弱。使用导线结合(wirebonding)连接衬底100和裸片110时可能破坏其内部元件(例如(但不限于)迹线再分布层)。因此在连接衬底100和裸片110时必须使用裸片间导线结合(die-to-die wirebonding)技术。由于至少一个导电衬垫111和104包括表面处理层(图中未展示)，且表面处理层包括(但不限于)镍金或镍钯金，因此具有较好的缓冲效果。因此在使用导线107连接导电衬垫111和104时，不会损害到衬底100和裸片110的内部元件。参见图1D。可使用封装材料(molding compound) 120囊封裸片110、导电衬垫111、导线107、导电衬垫104以及衬底100的第一表面101，以形成一半导体封装结构la。封装材料120可以是或可以包括(但不限于)例如酚醛清漆树脂(novolac resin)、环氧树脂(Epoxy resin)、娃酮树脂(silicone resin)或其它合适材料。参见图1E。可利用薄化技术，例如(但不限于)蚀刻、研磨(grinding)或化学机械抛光(chemical mechanical polishing)等技术，利用所述封装材料120作为载体，以从第二表面102对衬底100进行薄化，以暴露至少部分导通孔103。可将图1D所示的半导体封装结构la倒置或旋转180度，使衬底100的第二表面102朝上以进行薄化衬底100及/或后续步骤。在本专利技术的另一实施例中，还可直接对图ID所示的半导体封装结构la进行薄化衬底100及/或后续步骤。由于封装材当前第1页1 2 本文档来自技高网...
【技术保护点】
一种半导体封装结构的制造方法，其包括：提供衬底，所述衬底具有第一表面和第二表面，所述第一表面与所述第二表面对置，所述衬底具有多个导通孔；将裸片(die)固定到所述衬底的所述第一表面上，且将所述裸片电连接到所述衬底；使用封装材料囊封(encapsulate)所述裸片及所述衬底的所述第一表面；以及使用所述封装材料作为载体，以从所述衬底的所述第二表面薄化所述衬底以曝露(expose)所述多个导通孔。
【技术特征摘要】
【专利技术属性】
技术研发人员：萧伟民，黄敏龙，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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